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本发明提供了一种半导体器件的测试结构及其制备方法、测试方法。所述测试结构包括：半导体衬底，所述半导体衬底包括存储单元区、以及位于所述存储单元区一侧的位线结构区；隧穿介质层，覆盖所述位线结构区的所述半导体衬底表面，并延伸到所述存储单元区的部分表面上；浮栅层，位于所述隧穿介质层表面上；位线，位于所述位线结构区的浮栅层上，且底部与所述位线结构区的浮栅层电性接触。由于该测试结构中，位线结构区的位线和存储区的浮栅层直接相连，因此，存储单元区的浮栅层与衬底之间的寄生电容与所述位线与衬底之间的寄生电容相等，从
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 111668192 A
(43)申请公布日
2020.09.15
(21)申请号 20201
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