单片机原理与应用案例式创新教程c51编程配套资源课件第四章修改版.pdfVIP

第四章 51单片机并行I/O端口 4.1.1 P0口 （39脚~ 32脚）结构及工作原理 4.1.2 P1口 （1脚~ 8脚）结构及工作原理 4.1.3 P2口 （21脚~ 28脚）结构及工作原理 4.1.4 P3口 （10脚~ 17脚）结构及工作原理 4.1.5 单片机并行I/O接口的应用特性 2. 并行I/O口C51编程 1. 流水灯案例目标的实现 2. 蜂鸣器案例目标的实现 3. 继电器案例目标的实现 第四章 51单片机并行I/O端口 ➢ 单片机I/O端口分为串行口和并行口，串行I/O端口一 次只能传送一位二进制信息；并行I/O端口一次可传 送一个字节的数据。 I ➢ 单片机是通过I/O端口实现对外部控制和信息交换的。 / ➢ 并行I/O端口除了可以用字节地址 外，还可 O 以进行按位寻址。 端 ➢ I/O端口可以实现和不同外设的速度匹配，以提高CPU 口 的工作效率。 ➢ I/O端口可以改变数据的传送方式，实现内部并行总 线与外部设备串行数据传送的转换。 89C51型单片机有4个8位并行端口，分别命名为P0、P1、P2、P3， 共32根I/O线。每个I/O端口都由一个八位数据锁存器和一个八位数 据缓冲器组成，属于21个特殊功能寄存器中的4个，对应内部RAM地 址分别为80H、90H、A0H、B0H。需要输出数据时，8个数据锁存器 用于对端口引脚上输入数据进行锁存。需要输入数据时，8个数据 缓冲器用于对端口引脚上输入数据进行缓冲。它们每条I/O线均能 独立的用作输入或输出,具有位寻址能力，作输出数据时可以锁存， 作输入数据时可以缓冲。 4.1.1 P0口 （39脚—32脚）结构及工作原理 （1）结构： P0口是双向8位三态I/O口， 地址是80H，每个口可独立控 制，位地址范围是80H—87H。P0口是真正的双向I/O口，具有较大 的负载能力。51单片机P0口内部没有上拉电阻，为高阻状态，因此 该组I/O口在使用时必须外接上拉电阻。P0口某位结构如图4.1.1所 示。 图4.1.1 P0口某一位的位电路结构 由上图可见，P0口的某一位结构。它包含1个输出锁存器、2个 三态缓冲器、1个输出驱动电路和1个输出控制电路。数据输出锁存 器，用于数据位锁存。两个三态数据输入缓冲器分别用于读锁存器 的输入缓冲器BUF1和读引脚的输入缓冲器BUF2。多路转接开关MUX， 一个输入来自锁存器的一端，另一输入为地址/数据信号的反相输 出。MUX由 “控制”信号控制，实现锁存器的输出和地址/数据信号 之间的转接。数据输出的控制和驱动电路，由两个场效应管 （FET） 组成。输出驱动电路由一对FET （场效应管）组成。模拟开关的位 置由来自CPU的控制信号决定。再看图的右边，标号为P0.n引脚的 图标，也就是说P0.X引脚可以是P0.0到P0.7的任何一位，即在P0口 有8个与上图相同的电路组成。 （2）功能： 第一，P0口可以作为通用I/O接口使用，P0.0—P0.7用于传送输入/输出数据。 输出数据时可以得到锁存，不需外接 锁存器，输入数据可以得到缓冲。 第二，P0.0—P0.7在CPU 片外 器时用于传送片外 器的低8位地址， 然后传送CPU对片外 器的读写数据。 （3）工作原理： P0作为I/O端口使用时，多路开关的控制信号为0 （低电平），在P0口作为通 用I/O端口时，控制电路中 “控制”端输入为0电平，上端的FET截止。此时，多 路开关MUX接入下方的锁存器的Q*端。当内部总线信号置0时，锁存器输出端Q*输 出高电平，下端FET导通，由于上端FET截止，因此P0引脚输出低电平。当内部总 线置1时，锁存器输出低电平，下端FET截止，由于上拉电阻的作用，P0口引脚输