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本实用新型公开了一种优化T拓扑DDR模块信号质量的PCB结构，包括主干走线、分支走线以及端接走线，主干走线分别与分支走线以及端接走线连接，主干走线包括主干阻抗，分支走线包括分支阻抗，端接走线包括端接阻抗以及端接电阻R，主干阻抗的阻值与分支阻抗的阻值以及端接电阻R的阻值均相等，且端接阻抗的阻值大于主干阻抗的阻值。本实用新型通过提高端接阻抗，能够明显优化T拓扑的信号质量，使得端接走线的线宽变窄，有利于减少DDR模块的串扰和布线空间，本实用新型结构简单，成本低。
(19)中华人民共和国国家知识产权局
(12)实用新型专利
(10)授权公告号 CN 209982807 U
(45)授权公告日
2020.01.21
(21)申请号 20182
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