小间距QFN封装PCB设计串扰抑制分析.docVIP

小间距QFN封装PCB设计串扰抑制分析 一、引言 随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。 二、问题分析 在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图1是一个0.5 pitch QFN封装的尺寸标注图。 图1、0.5 pitch QFN封装尺寸标注图 图2是一个使用0.5mm? pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计： 图2、QFN封装PCB设计TOP层走线 差分线走线线宽/线距为：8/10,? 走线距离参考层7mil，板材为FR4. 图3、PCB差分走线间距与叠层 从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分 对间的串扰增大。 图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。 图4、差分模式端口定义及串扰仿真结果 从仿真结果可以看出，即使在并行走线较短