项目6.4项目实施..pptVIP

《EDA技术应用》项目课件项目六 数字时钟的原理图VHDL混合设计( 四) 项目实施 四、项目实施微机一台（Windows XP系统、安装好Quartus Ⅱ5.0等相关软件）EDA学习开发板一块USB电源线一条ISP下载线一条。硬件平台准备 四、项目实施——1. QuartusⅡ VHDL设计输入法 (1) 创建工程 在D:\altera\Quartus50\ example\clock下建立项目clock，选择EPM240T100C5作为目标器件建立并编辑seccount.vhd、mincount.vhd、count24.vhd、scanselect.vhd、seg7.vhd五个文件。其中seg7.vhd在项目三的项目中已经设计成功，可以直接添加到工程中。（2）建立编辑VHDL设计文件 四、项目实施——1. QuartusⅡ VHDL设计输入法 (3) 各子模块单独编译、仿真 秒模块的仿真结果 分模块的仿真结果 四、项目实施——1. QuartusⅡ VHDL设计输入法 扫描模块的仿真结果 时模块的仿真结果 四、项目实施——1. QuartusⅡ VHDL设计输入法 (4) 建立编辑顶层原理图设计文件 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 创建顶层原理图文件clock.bdf，在原理图编辑窗口双击鼠标左键，在弹出的Symbol窗口中的Library栏中，单击Project前面的加号，在展开目录中可以找到刚才通过.vhd文件创建的5个图元。 四、项目实施——1. QuartusⅡ VHDL设计输入法 编辑完成顶层原理图设计文件 四、项目实施——1. QuartusⅡ VHDL设计输入法 整个项目全编译，并进行波形仿真 四、项目实施——1. QuartusⅡ VHDL设计输入法 （5）引脚分配 根据设计实体结构和硬件电路要求，对引脚进行引脚分配。（6）编程下载 完成全编译，进行器件下载编程。 四、项目实施2.硬件电路调试及排故 电路调试： 1．根据项目需要，接通电源后，观察时钟计数是否符合设计要求。按下清零键，观察清零是否正常。按下调时、调分键，观察调节是否正常。故障分析及排除： 1. 时、分、秒显示错位。出现这种情况，只需将138的输入即sel[2..0]的顺序颠倒即可。 2．当时钟计数到0时59分59秒时，再来一个脉冲，时跟着秒一起计数，直至秒计到59再次进位。出现这种情况，可判断出分的进位信号持续了1分钟的高电平，可修改程序有关分进位部分。 谢谢观赏谢谢观赏