一种基于动态逻辑乘法的单比特全数字存内计算单元.pdfVIP

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2023-08-16 发布于四川
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一种基于动态逻辑乘法的单比特全数字存内计算单元.pdf

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本发明公开了一种基于动态逻辑乘法的单比特全数字存内计算单元，包括输入驱动模块、SRAM阵列、触发器阵列、加法器；输入驱动模块的每个输出端分别连接至SRAM阵列中每行SRAM存储单元的输入端，用于提供输入激励信号；每行SRAM存储单元用于存储权重信息；触发器阵列中每行触发器的输入端分别连接至每行SRAM存储单元的输出端，用于寄存输出结果并进行同步操作；加法器的每个输入端分别连接至每行触发器的输出端，用于对同步操作后的输出结果进行累加操作；本发明相对于模拟域的存内计算，数字域的存内计算结构输出结果都

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116594587 A (43)申请公布日 2023.08.15 (21)申请号 202310662686.X (22)申请日 2023.06.06 (71)申请人中科南京智能技术