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- 2023-08-23 发布于四川
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本发明公开了一种低复杂度内存内置自测试电路，属于内存可测试性设计领域。通过地址生成器、控制器、内存以及比较器的连接，根据控制器送来的读写控制信号以及需要读写的数据可预知内存的读写结果，控制器将数据与内存的输出信号进行对比，再结合控制器中使用改进型的低复杂度算法能够在保证故障覆盖率不变的情况下，降低算法的复杂度，保证故障覆盖率的前提下，对内存进行充分的测试，所使用的算法能够提供低复杂度，降低功耗，用以满足测试芯片内存的内置自检。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116631486 A
(43)申请公布日 2023.08.22
(21)申请号 202310243228.2 G11C 29/44 (2006.01)
(22)申请日 2023.03.
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