SoC设计内容和SoC设计流程总结.pdfVIP

SoC设计内容和SoC设计流程总结 ⼀、SoC设计内容 1.1 总线设计 总线结构及互连设计直接影响芯⽚总体性能发挥，选⽤成熟的总线架构有利于SoC整体性能提升。对于系列化或综合性能要求⾼的SoC设 计，就需要深⼊进⾏系统架构研究和优化，将总线频率和带宽提升到更⾼⽔平。⽬前SoC总线主要分成IP授权和开源两⼤类，主流商⽤总线 选⽤ARM的AMBA系列、⽚上⽹络NoC总线、wishbone总线等。构建深度优化的总线架构，有利于SoC系统的性能提升，解决总线瓶颈 让SoC芯⽚更具竞争⼒。 1.2 IP核复⽤技术 IP核指可以重复使⽤的、经过验证的拥有知识产权的电路模块，⼀般分为硬核、软核和固核三种。IP硬核是指经过预先布局、并对尺⼨和功 耗进⾏优化的、不能由设计者修改的电路模块，硬核提供的为掩膜；IP软核是指由VHDL/Verilog等硬件描述语⾔写出来的电路代码，与具 体的⼯艺⽆关，可基于软核进⾏电路修改和⼯艺调整 ；固核是指由RTL描述和可综合⽹表⽂件描述的电路模块，可基于⽹表完成后续⼯艺调 整和修改。 IP核复⽤是指利⽤成熟的IP核进⾏芯⽚设计，采⽤已有的功能模块，可⼤⼤减轻设计者的⼯作量并减少设计风险，同时缩短设计周期，快速 迭代芯⽚产品，提供系统性能。IP核复⽤必须有很好的兼容性和可移植性，必须提供标准的接⼝以达到复⽤⽬的，同时提供良好的开发⽂档 和参考⼿册帮助购买IP核的设计⼈员能够快速上⼿使⽤。 1.3 软硬件协同设计 由于市场和设计风险的压⼒，SoC软硬件协同设计尤为重要。软硬件协同的关键在于让软件提前介⼊芯⽚前期设计和⽅案论证过程，保证硬 件设计和软件实现⾼效同步，能有效减少硬件设计过程中的设计风险，缩短嵌⼊式软件的开发调试时间。同时在协同验证环境中，能够及时 发现软硬件中存在的问题，避免在最后集成测试阶段重新进⾏软硬件设计调整。 1.4 SoC设计验证技术 主要分为IP核验证、IP核与总线接⼝兼容性验证和系统级验证三个阶段，包括兼容性测试、边⾓测试、随机测试、pattern测试、回归 regression测试和断⾔测试等。由于芯⽚越来越复杂，软件仿真开销⼤，硬件仿真验证成为⼀种重要的验证⼿段。验证⼯作约占整个设计⼯ 作的70%，如何提⾼验证覆盖率和验证效率是SoC设计验证部分最重要的研究内容。 1.5 芯⽚综合/时序分析技术 由于SoC系统复杂度和规模越来越庞⼤，多时钟、多电压等新挑战不断出现，对SoC的综合性研究提出了更⾼的要求。尤其是对时序分析， 关键路径的特殊约束分析，要求研究⼈员具有深厚的SoC系统设计背景知识。与此同时，静态时序分析（STA）、代码规则检查也⽇趋复 杂，后端仿真效率低下等问题，对总体设计⼈员和SoC系统提出了更苛刻的要求。 ⼆、SoC设计流程 2.1 功能设计阶段 设计⽬标产品的应⽤场合，设定⼀些诸如功能、性能、接⼝规格、温度、功耗等指标，作为后续电路设计的输⼊依据。根据市场和公司需 求，完成芯⽚总体结构、规格参数、模块划分、使⽤技术以及各个功能模块的详细定义。总体设计规划完成后，再制定各个维度的设计⽅ 案，⽐如：芯⽚设计⽅案、软件功能⽅案、封装⽅案、⼯艺确定等。芯⽚设计⽅案按照⾃顶向下⽅式，逐级分解设计模块，形成各个模块的 设计⽅案。 2.2 设计描述和⾏为级验证 依据芯⽚总体设计需求，可将SoC划分成若⼲功能模块，并决定这些功能模块是否需要使⽤IP核。该过程直接影响SoC的内部架构及各模块 的顶层信号互连，并在后续设计过程中起到决定性作⽤，因此需要⾮常仔细谨慎地选择产品和IP核。 对于不需要使⽤IP核的模块，可使⽤VHDL/Verilog等硬件描述语⾔完成硬件电路各模块的设计⼯作。同时定义各个模块的功能点，按照功 能点进⾏功能仿真验证和⾏为级验证。⾏为级仿真验证不考虑时序延时，因此⽆法覆盖时序相关问题，只能保证设计的功能正确性。时序延 时的正确性需要通过其他⼿段实现，⽐如STA静态时序分析、CDC/RDC代码规则检查等。 2.3 逻辑综合 确定设计描述后，可使⽤逻辑综合⼯具对代码进⾏综合。综合过程需要选择适当的逻辑器件库和SDC时序约束⽂件，作为合成逻辑电路的综 合参数。设计⼈员需要确定SDC约束⽂件的正确性，如果是IP核，IP核⼚商会提供原版SDC约束⽂件，但并不适合芯⽚全局的SDC约束。 因此，⽆论是使⽤的IP核，还是编写的verilog代码，均需要整理编写SDC约束⽂件。同时，SDC约束⽂件也是CDC/RDC代码规则检查的 输⼊⽂件之⼀。 2.4 布局布线和后仿真 布局是指将设计好的功能模块合理地安排在芯⽚上，规划好它们的位置。布线是指完成各个模块之