计算机组成与结构第3章_多层次的存储器.pptVIP

* * 当前第95页\共有136页\编于星期三\11点 * * 3.6? cache存储器 ? cache基本原理 ? 主存与cache的地址映射 ? 替换策略 ? cache的写操作策略 ? Pentium 4的cache组织 当前第96页\共有136页\编于星期三\11点 * * 3.6.1 cache基本原理 使用Cache的原因 CPU速度越来越快，主存储器与CPU的速度差距越来越大，影响CPU的工作效率。 Cache的作用 在CPU和主存之间加一块高速的SRAM（Cache）； 主存中将要被访问的数据提前送到Cache中； CPU访存时，先访问Cache，若没有再进行数据调度。 使用Cache的依据 在一段时间内，CPU所执行的程序和访问的数据大部分都在某一段地址范围内，而该段范围外的地址访问很少； 动画演示： 程序访问的局部性原理 当前第97页\共有136页\编于星期三\11点 * * 逻辑连接图 4K×8 RAM A11~A0 D7~D0 /WE /CS 8K×8 RAM A12~A0 D7~D0 /WE /CS 8K×8 ROM A12~A0 D7 ~ D0 /CS CPU /MREQ A12 A15 A14 A13 A11~A0 D7~D0 /WE 8K×8 RAM A12~A0 D7~D0 /WE /CS +5V 74LS138 G1 /G2A /G2B C B A /Y0 /Y1 /Y2 /Y7 000 001 010 111 当前第63页\共有136页\编于星期三\11点 * * 例3. 某机地址总线16根(A15～A0)，双向数据总线8根(D7～D0)，控制总线有/MREQ(允许访存低有效)，R/W(读/写)，主存地址空间分配如下：0～8191为系统程序区；8192～32767为用户程序区；最后2K地址空间为系统程序工作区；上述地址为十进制，按字节编址，现有如下芯片 ROM：8K×8位 RAM：16K×1、2K×8、4K×8、8K×8 请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器与CPU连接逻辑图(用3:8译码器74LS138作片选逻辑)说明选哪些存储器芯片，选多少片 ？ （哈尔滨工业大学1999年研究生试题） 当前第64页\共有136页\编于星期三\11点 * * CPU：16根地址线，8根数据线 地址分配： 0—8191，共8KB（8×1024） 000 0 0000 0000 0000 ～ 000 1 1111 1111 1111 8192—32767，共32768-8192=24576=24×1024=24KB 001 0 0000 0000 0000 ～ 001 1 1111 1111 1111 010 0 0000 0000 0000 ～ 010 1 1111 1111 1111 011 0 0000 0000 0000 ～ 011 1 1111 1111 1111 最后2K 111 1 1000 0000 0000 ～ 111 1 1111 1111 1111 分 析 1片8K×8ROM 高3位地址为000 3片8K×8RAM 高3位地址分别为001、010、011 1片2K×8RAM，高5位地址为111 11 当前第65页\共有136页\编于星期三\11点 * * 逻辑连接图 2K×8 RAM A10~A0 D7~D0 /WE /CS 8K×8 RAM A12~A0 D7~D0 /WE /CS 8K×8 ROM A12~A0 D7 ~ D0 /CS 8K×8 RAM A12~A0 D7~D0 /WE /CS +5V 8K×8 RAM A12~A0 D7~D0 /WE /CS CPU /MREQ A11 A15 A14 A12 A10~A0 D7~D0 /WE A13 74LS138 G1 /G2A /G2B C B A /Y0 /Y1 /Y2 /Y7 /Y3 当前第66页\共有136页\编于星期三\11点 * * 存储器设计的连接要点 地址线的连接 用CPU的低位地址线与芯片地址线直接连接； 数据线的连接 用CPU的对应位数据线与芯片的数据线直接连接； 读/写控制信号线的连接 用CPU的读/写控制信号线直接与存储芯片直接连接； 片选线的连接 一般使用CPU的高位地址线的和CPU的访存允许控制信号线/MREQ，经译码器译码后产生各芯片的片选信号。 关键点，也是最容易出错的地方。 当前第67页\共有136页\编于星期三\11点 * * 09年考研真题 15. 某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址，现要用2K×8位的ROM芯片和4K×4