用于当输入时钟丢失时保持PLL输出频率的装置和方法.pdfVIP

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2023-09-10 发布于四川
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用于当输入时钟丢失时保持PLL输出频率的装置和方法.pdf

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本发明涉及用于当输入时钟丢失时保持PLL输出频率的装置和方法。一种时钟调节电路包括相位检测器电路，相位检测器电路被配置为提供指示要被调节的参考时钟和生成的时钟之间的相位关系的模拟调谐信号。受控振荡器被配置为产生所述生成的时钟，其中生成的时钟的输出频率响应于施加到受控振荡器的控制信号输入端的模拟调谐信号而可调节。提供转换器电路系统，从而当模式控制电路系统处于跟踪模式时产生模拟调谐信号的数字表示。在参考时钟丢失的情况下，模式控制电路系统切换到延期保持模式，以便基于在参考时钟丢失之前刚产生的数字表示向

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 110890887 A (43)申请公布日 2020.03.17 (21)申请号 20191