第四章第二节触发器电路全加器.pptVIP

第四章第二节触发器电路全加器;目的;主要内容;library ieee; use ieee.std_logic_1164.all; entity dff1 is port(clk,d: in std_logic; q: out std_logic); end; architecture bhv of dff1 is signal q1:std_logic; begin process(clk) begin if(clkevent and clk=1)then q1=d; end if; end process; q=q1; end;;STD_LOGIC标准逻辑位数据类型 STD_LOGIC比BIT包含的内容丰富和完整 BIT:’0’、’1’ STD_LOGIC;‘U’ -- Uninitialized (未初始化的) ‘X’ -- Forcing Unknown (强未知的) ‘0’ -- Forcing 0 (强0) ‘1’ -- Forcing 1 (强1) ‘Z’ -- High Impedance (高阻态) ‘W’ -- Weak