EDA试卷及答案很好的EDA技术复习资料.docxVIP

EDA 试卷 一、单项选择题 1、2. 基于 EDA 软件的 FPGA/CPLD 设计流程为：原理图/HDL 文本输入→ →综合→适配→ →编程下载→硬件测试。 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置 IP 核在 EDA 技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为 。 软IP B. 固IP 【 C. 硬IP D. 全对 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中， 是错误的。 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件。 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 大规模可编程器件主要有FPGA、CPLD 两类，其中 CPLD 通过 实现其逻辑功能。 可编程乘积项逻辑 B. 查找表（LUT） 。 C. 输入缓冲 D. 输出缓冲 VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 。 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中 不属于面积优化。 流水线设计 B. 资源共享 C. 逻辑优化 D. 串行化 进程中的信号赋值语句，其信号更新是 。 （ 立即完成 B. 在进程的最后完成 C. 按顺序完成 D. 都不对 不完整的IF 语句，其综合结果可实现 。 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 状态机编码方式中，其中 占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。 A. 一位热码编码 B. 顺序编码 C. 状态位直接输出型编码 D. 格雷码编码 ] 二、VHDL 程序填空 下面程序是 1 位十进制计数器的VHDL 描述，试补充完整。 LIBRARY IEEE; USE CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT10; ARCHITECTURE bhv OF IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) IF IF Q1 10 THEN THEN -- 边沿检测 Q1 = (OTHERS = 0); -- 置 零 》 ELSE Q1 = Q1 + 1 ; -- 加1 END IF; END IF; END PROCESS ; END bhv; 下面是一个多路选择器的VHDL 描述，试补充完整。 ! LIBRARY IEEE; USE bmux IS PORT ( sel : STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : STD_LOGIC_VECTOR( DOWNTO 0)) ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN ~ y = A when sel = 1 ; END bhv; 三、VHDL 程序改错 仔细阅读下列程序，回答问题 LIBRARY IEEE; USE -- 2 ENTITY LED7SEG IS  -- 1 -- 3 $ PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN STD_LOGIC; LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END LED7SEG; ARCHITECTURE one OF LED7SEG IS SIGNAL TMP : STD_LOGIC; -- 4  -- 5 -- 6 -- 8 -- 9  -- 7 BEGIN SYNC : PROCESS(CLK, A) 】 BEGIN IF CLKEVENT AND CLK = 1 THEN TMP = A; END IF; END PROCESS; OUTLED : PROCESS(TMP) BEGIN CASE TMP IS -- 10 -- 11 -- 12 -- 13 -- 14 -- 15 -- 16 -- 17 -- 18 -