时序逻辑电路.docx

PAGE PAGE 10 第 6 章 时序逻辑电路 内容提要 时序逻辑电路的特性是具有记忆功能，即电路在某一时刻的输出不仅仅取决于这一时刻当前的输入，而且还与电路历史状态有关。时序逻辑电路在结构上由组合电路 和存储电路两部分组成，而且存储电路至少有一个输出作为组合逻辑电路的输入，组合电路的输出至少有一个作为存储电路的输入。 本章主要介绍时序逻辑电路的组成原理、时序逻辑电路的分析和设计方法及常用时序逻辑功能器件等。 时序逻辑电路的分析就是根据给定的时序逻辑电路的结构，找出该时序逻辑电路在输入信号及时钟作用下，存储电路状态的变化规律以及电路的输出值，从而了解该时序逻辑电路所完成的逻辑功能。 描述时序逻辑电路的逻辑功能一般采用存储电路的状态转移方程和 电路输出函数表达式；或者采用状态转移表、状态转移图；或者用时序图（工作波形）来描述。 本章重点分析了移位寄存器、同步计数器和异步计数器，介绍了 VHDL 描述时序逻辑电路的方法。 时序逻辑电路的设计就是根据逻辑命题的要求，设计出实现该命题功能要求的时序电路，并力求最简。 本章重点介绍了采用小规模器件设计同步计数器、异步计数器的方法，介绍了采用中规模功能器件设计任意模值计数器的方法以及序列信号发生器的方法。并介绍了同步时序逻辑电路设计的一般步骤。教学基本要求 掌握时序逻辑电路的基本分析方法。 掌握同步时序逻辑电路（同步计数器）的设计方法。 掌握常用时序功能部件（集成计数器、移位寄存器）的逻辑功能及应用。 理解异步计数器的设计方法。 理解VHDL 描述方法。 了解同步时序逻辑电路设计的一般步骤。重点与难点 本章重点： 时序逻辑电路的分析，正确画出时序图（工作波形）。 同步计数器的设计。本章难点： 异步时序逻辑电路的分析与设计。 同步时序逻辑电路设计的一般步骤（原始状态流图建立、状态合并、状态编码等）。 主要教学内容 时序逻辑电路的分析 常用时序逻辑功能器件 常用集成计数器 常用集成寄存器和移位寄存器 时序逻辑电路设计 同步时序逻辑电路设计的一般步骤 同步计数器的设计 异步计数器的设计 序列信号发生器 采用中规模时序功能器设计时序逻辑电路 采用中规模计数器实现任意模值计数（分频）器 采用中规模集成移位寄存器 VHDL 描述时序逻辑电路 时序逻辑电路的分析 分析由小规模逻辑器件构成的时序逻辑电路一般步骤为： 根据给定的时序电路图，写出下列各逻辑表达式： ① 各触发器的时钟信号CP 的逻辑表达式。 ② 各触发器的驱动方程，也就是各触发器的输入信号（激励）的逻辑表达式。 ③ 时序电路的输出方程。 将各触发器的驱动方程代入相应的触发器特征方程，得到该时序逻辑电路的状态转移方程。 根据状态转移方程、时钟函数及输出方程，列出该时序电路的状态转移表，画出状态转移图或时序图（工作波形）。 描述给定时序逻辑电路的逻辑功能。 例 6–1 图 6–1–1 为一个同步时序电路，X 是输入控制信号，画 Q1、 Q2 和 Z 在 X 信号控制下的工作波形（设 Q1、Q2 初态均为 0）。 图 6–1–1 例 6–1 电路解 由电路可列出各方程。 时钟表达式为 CP1=CP↓，CP2=CP↓。由于是同一时钟，所以为同步时序逻辑电路。 各触发器的驱动方程为 将驱动方程代入J–K 触发器的特征方程，则各触发器的状态转移方程为 写出输出函数表达式为 根据状态转移方程和输出函数表达式可画出工作波形，如图 6–1–2 所示。 图 6–1–2 例 6–1 工作波形 1 11 1画工作波形时必须注意：只有时钟触发沿到达时，触发器状态才能发生变化。该题画工作波形时，有一定技巧，由于 Q n+1 是 X⊕Q n，所以当 X=0 且 CP 下降沿到达 时， Q n+1=Q n；当 X=1 且 1 1 1 1 达时，Q1 n+1=Q 1 n。对于 Q2 波形，若 Q2 原状态为 0，只有在 X=0、Q1=1 2时，时钟 CP 下降沿到达使 Q2 由 0 变化为 1，以后 Q2 就一直为 1。根据 Z=XQ1nQ n，可以很容易画出 Z 的波形。 2 例 6–2 画出图 6–1–3 所示计数器的状态转移图，并说明其逻辑功能。 图 6–1–3 例 6–2 电路图解 由电路可列出各方程。 时钟表达式为 CP1=CP2=CP3=CP↓，为同步时序逻辑电路。 各触发器的驱动方程为 各触发器的状态转移方程为 列出状态转移表，如表 6–1–1（a）所示。 . 表 6–1–1 例 6–2 状态转移表 除去 5 个有效状态外，还有 3 个偏离状态，要检验 3 个偏离状态的转移情况，如表 6–1–1（b）所示，才能得到完整的状态转移图。 状态转移图，如图 6–1–4 所示。 图 6–1–4 例 6–2 状态转移图 该电路的逻辑功能是模 5 同步计