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内蒙古工业大学信息工程学院 PAGE PAGE 7 第 页 内蒙古工业大学信息工程学院 实 验 报 告 课程名称： CPLD/FPGA应用开发技术 实验名称： 组合逻辑电路的设计 实验类型： 验证性□综合性□ 设计性■ 实验室名称： 信息工程学院9楼机房 班级： 电子09-2班 学号： 姓名： 组别： 同组人： 成绩： 实验日期： 2012年5月2 日 实验报告成绩： 指导教师审核（签名）： 年 月 日 一、实验目的 1、了解时序电路的 VHDL 语言设计方法。 2、了解同步计数器的使用方法。 3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 二、实验设备 1、PC 机 2、EDA 实验箱（主芯片是ALTERA EPM7128SLC84-15）。 三、实验内容 1、用 VHDL 语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。 2、用 74LS161 两个宏连接成八位二进制同步计数器。 3、用 74LS161 宏，同时采用清零和置数法组成六进制和十二进制计数器。 四、实验步骤 1、采用文本编辑器输入 VHDL 语