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时序电路的设计计数器详解演示文稿 本文档共41页；当前第1页；编辑于星期三\9点16分 （优选）时序电路的设计计数器 本文档共41页；当前第2页；编辑于星期三\9点16分 8.4.3 MSI Counters and Applications4位二进制计数器74x163 74x163的功能表 0 1 1 1 1 ? ? CLK 工作状态 同步清零 同步置数 保持 保持,RCO=0 计数 CLR_L LD_L ENP ENT ? 0 1 1 1 ? ? ? ? 0 1 ? 0 1 1 74x161异步清零 本文档共41页；当前第3页；编辑于星期三\9点16分 Connections for the 74X163 to operate in a free-running mode(P715) 74x163工作于自由运行模式时的接线方法 本文档共41页；当前第4页；编辑于星期三\9点16分 A free running divide-by-16 counter 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 a free-running ’163 can be used as a divide-by-2, -4, -8, or -16 counter, by ignoring any unnecessary high-order output bits. 本文档共41页；当前第5页；编辑于星期三\9点16分 Other MSI counters 1bit BCD counter 74x160 Synchronous clear 、 74x162 Asynchronous clear 0 1 2 3 4 5 6 7 8 9 0 QA QB QC QD 本文档共41页；当前第6页；编辑于星期三\9点16分 74x160、74x162 the counting sequence is modified to go to state 0 after state 9. In other words, these are modulo-10 counters, sometimes called decade counters. the QD and QC outputs have one-tenth of the CLK frequency, they do not have a 50% duty cycle, and the QC output. 本文档共41页；当前第7页；编辑于星期三\9点16分 Other MSI counters 74x169---up/down counter UP/DN UP/DN = 1 counts up （升序） UP/DN = 0 counts down（降序） Enable inputs ripple carry out Active-low 本文档共41页；当前第8页；编辑于星期三\9点16分 A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 EN1 EN2_L EN3_L SRC0 SRC1 SRC2 P0 P1 P7 SDATA 如何控制地址端自动 轮流选择输出Y0～Y7 —— application of the counter 本文档共41页；当前第9页；编辑于星期三\9点16分 Timing diagram for a modulo-8 binary counter and decoder,showing decoding glitches. 若在一次状态转移中有2位或多位计数位同时变化， 译码器输出端可能会产生“尖峰脉冲” —— 功能性冒险 0 1 2 3 4 5 6 7 0 1 2 本文档共41页；当前第10页；编辑于星期三\9点16分 CLK 8- bit register More better way 。。。 A modulo-8 binary counter and decoder with glitch-free (无尖峰)outputs. Ring counter 本文档共41页；当前第11页；编辑于星期三\9点16分 Modulo-m counter Use SSI device —— Clocked Synchronous State-Machine Design Use MSI counter —— using n bit binary counter as a modulo-m counter in two cases：