(完整版)Verilog期末复习题 .pdfVIP

Verilog 复习题 一、填空题 1. 用EDA 技术进行电子系统设计的目标是最终完成ASIC 的设计与实现。 2. 可编程器件分为CPLD 和FPGA 。 3. 随着EDA 技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL 设计当中。 4. 目前国际上较大的PLD 器件制造公司有ALtera 和Xilinx 公司。 5. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。 6. 阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 。 7 ．有限状态机分为Moore 和Mealy 两种类型。 8、EDA 缩写的含义为电子设计自动化(Electronic Design Automation) 9 ．状态机常用状态编码有二进制、格雷码和独热码。 10．Verilog HDL 中任务可以调用其他任务和函数。 11．系统函数和任务函数的首字符标志为 $ ，预编译指令首字符标志为 # 。 12．可编程逻辑器件的优化过程主要是对速度和资源的处理过程。 13、大型数字逻辑电路设计采用的IP 核有软IP 、固IP 和硬IP 。 二、选择题 1、已知 “a =1b