基于FPGA的数字频率计设计电子设计.docxVIP

32位锁存器REG32B，由7段数码管稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的OGICVECTOR(3DOWNTO0);COUT:OUTSTDLOGIC);ENDT10;ARCHENDIF;ENDPROCESS;ENDbehav;图6 32位锁存器REG32B，由7段数码管稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的 OGICVECTOR(3DOWNTO0);COUT:OUTSTDLOGIC);ENDT10;ARCH ENDIF;ENDPROCESS;ENDbehav;图6锁存器REG32B的波形仿真图...3.顶层 测量的基本原理是计算每秒钟内待测信号的脉冲个数。为此，测频控制信号发生器FTCTRL应设置一个控制信 E D A 课 程 设 计 题 目基于 FPGA的数字频率计设计 系 别计电系 专 业应用电子技术 班 级： 06 应电 组员一： X俊 组员二： 杨利鲜 组员三： 董明超 .. 可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当TEN高电平时允许计数，低电平控制信号发生器的工作时序如图1 可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当TEN高电平时允许计数，低电平 控制信号发生器的工作时序如图1示。图1测频控制信号发生器的工作时序图...图2电路设计原理框图用VH OGICVECTOR(3DOWNTO0);COUT:OUTSTDLOGIC);ENDT10;ARCH DL语言设计频率计频率计所需四种器件的VHDL文件(频率计的底层文件)及波形仿真结果2.1测频控制信 指导老师 8位十进制显示数字频率计(带周期测量) 功能要求： 1、 能测量1z的方波信号频率， (能测量10uS—1000mS 的周 期)[1MHZ/1us--1HZ/1000ms]，并以十进制的方式显示。 2、 具有工作方式转换控制键、开始键、停止键等控制键。 3、 数值显示用LED数码管动态显示。 1、频率计的工作原理 本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发 生器(FTCTRL)、 有时钟使能的十进制计数器(T10)、32位锁存器(REG32B)、 除法器模块(division). 因为是8位十进制数字频率计，所以计数器T10需用8个， 7段显示LED7也需用8个. 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号 输出端T_EN、一个与T_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_T。 如CLKK的输入频率为1HZ，则输出信号端T_EN输出一个脉宽恰好为1秒的周期信号，可以作 为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当T_EN高电平时允 许计数， 低电平时停止计数，并保持所计的数。 在停止计数期间，锁存信号Load的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器 REG32B，由7段数码管稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性 的清零信号而不断闪烁。锁存信号之后，清零信号RST_T对计数器进行清零。为下1秒钟的 计数操作作准备。测频控制信号发生器的工作时序如图1示。 图1 测频控制信号发生器的工作时序图 .. ITECTUREbehavOFT10ISBEGINPROCESS(CLK,RST,EN)VARIAB原理图的设计输入在以上四个器件正确设计的基础上，再按设计原理图的要求将这四种器件连接起来，形成顶层文OCESS;ENDbehav;图4 ITECTUREbehavOFT10ISBEGINPROCESS(CLK,RST,EN)VARIAB 原理图的设计输入在以上四个器件正确设计的基础上，再按设计原理图的要求将这四种器件连接起来，形成顶层文 OCESS;ENDbehav;图4带时钟使能十进制计数器的波形仿真图2.3.除法器模块(divisi 图所示。图78位十进制显示数字频率计的完整仿真波形图4总结与体会从图7可以看出来，在允许计数（STA 图2 电路设计原理框图 2、用VHDL语言设计频率计 频率计所需四种器件的VHDL文件(频率计的底层文件)及波形仿真结果 2.1 测频控制信号发生器 FTCTRL LIBRARY IEEE;--测频控制电路 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; T_EN : OUT