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Axiomise通过形式验证公理化RISC-V处理器 尽管由于开源架构设计新的微处理器在经济上是可行的，但测试和验证仍然是主要障碍。 随着 RISC-V 等开源处理器架构的出现，芯片设计变得越来越大众化，越来越多的组织敢于涉足处理器设计，从嵌入式微控制器到高端台式机和服务器级 CPU，包括人工智能(AI) 和机器学习 (ML) 设计。 验证挑战尽管由于开源架构设计新的微处理器在经济上是可行的，但开发周期的测试和验证部分仍然是主要障碍，一些人估计这些活动占芯片总成本的 70% 左右发展。此外，当发现芯片存在制造前未发现的功能缺陷（错误）时，这不考虑遗漏错误和重新设计的成本。人们必须只关注 Spectre 和 Meltdown 等安全漏洞的后果，这些漏洞几乎影响了地球上的所有处理器，无论供应商是谁，包括 Arm、英特尔和 AMD 等大牌。 那么，我们如何期望未来的芯片设计能够抵御这些使芯片容易受到黑客攻击的恶意漏洞？我们如何知道该芯片将继续按预期在航空航天和国防领域工作，并且不会由于测试和验证期间未发现的有意和无意的错误而出现异常？ 答案在于查看形式验证，这是唯一可以提供错误不存在“证明”并提供设计和规范中错误的可证明证据的验证技术。 公理化 RISC-V 处理器的正确性在Axiomise，我们使用行业标准、非专有 SystemVerilog 断言 (SVA) 开发了一个新的