Vivado设计流程实验报告.docVIP

Vivado设计流程 一、实验目的与实验要求 1、实验目的 本实验的目的是熟悉实验环境，学习如何使用Vivado 2015.4创建、综合、实现、仿真等功能。 2、实验要求 学习Vivado-Design-Flow.pdf、约束文件.ppt，在实验报告中回答以下问题： a) 描述Vivado 的设计流程 b) 什么是网表 c) 什么是约束文件？通过IO planning 完成的是什么方面的约束？ d) Vivado 设计流程中，Synthesis 的作用是什么？ e) Vivado 设计流程中，Implementation 的作用是什么？ 在实验报告中提交上述实验内容的Verilog 代码、仿真结果图、RTL 详细 设计图（ 参考Vivado-Design-Flow.pdf 第11 页 Open Elaborated Design—Schematic）、综合实现图（参考Vivado-Design-Flow.pdf 第13 页 Open Synthesized Design—Schematic）以及实验现象图（照片）； 提交实验报告和完整的工程文件。 二、实验设备（环境）及要求 Xilinx Ego1实验平台。 OS：Win7 64位 Software：Vivado15.4开发工具 三、实验内容与步骤 （1）实验内容 学习视频，了解Vivado设计流程和功能：“EGO五分钟快速上手.mp4”和“EGo五分钟搭建你的数字积木.mp4”。 按照“Ego五分钟快速上手——流水灯.pdf”完成流水灯实验。 学习Vivado-Design-Flow.pdf、约束文件.ppt，回答问题。 （2）主要步骤 在Vivado中创建RTL设计，新建一个名为vivado_design_flow的空白工程。 模块代码如下： module flowing_light( input clk, input rst, output [15:0] led ); reg[23:0]cnt_reg; reg[15:0]light_reg; always@(posedge clk) begin if(rst) cnt_reg=0; else cnt_reg=cnt_reg+1; end always@(posedge clk) begin if(rst) light_reg=16h0001; else if (cnt_reg == 24hffffff) begin if(light_reg == 16h8000) light_reg=16h0001; else light_reg=light_reg1; end end assign led = light_reg; endmodule RTL门级结构图： 图1: RTL门级结构图 综合Run Synthesis实现图 图2：综合最终设计图 添加约束文件，按照对应管脚，综合、实现进行管脚约束： set_property PACKAGE_PIN F6 [get_ports {led[15]}] set_property PACKAGE_PIN G4 [get_ports {led[14]}] set_property PACKAGE_PIN G3 [get_ports {led[13]}] set_property PACKAGE_PIN J4 [get_ports {led[12]}] set_property PACKAGE_PIN H4 [get_ports {led[11]}] set_property PACKAGE_PIN J3 [get_ports {led[10]}] set_property PACKAGE_PIN J2 [get_ports {led[9]}] set_property PACKAGE_PIN K2 [get_ports {led[8]}] set_property PACKAGE_PIN K1 [get_ports {led[7]}] set_property PACKAGE_PIN H6 [get_ports {led[6]}] set_property PACKAGE_PIN H5 [get_ports {led[5]}] set_property PACKAGE_PIN J5