2对4译码器 VHDL实验报告.docxVIP

通信与信息工程学院 2012 /2013 学年 第 二 学期 软件设计 实验报告 模 专 块 名 称 业 二对四译码器 电子信息工程 学 生 班 级 B100109 学 生 学 号 学 生 姓 名 指 导 教 师 梅中辉、王奇、周晓燕、孔凡坤 实验目的：本软件设计的目的和任务：1.使学生全面了解如何应用该硬件描述语言进行高速集成电路设计；2.通过软件使用、设计与仿真环节使学生熟悉EDA-VHDL 开发环境；3. 通过对基本题、综合题的设计实践，使学生掌握硬件系统设计方法（自底向上或自顶向下），熟悉 VHDL 语言三种设计风格，并且培养学生应用 VHDL 语言解决实际问题的能力。 实验设备：1：微型计算机 2：quartus II 开发软件 实验课题：2 对 4 译码器 实验描述：设计一个 2 对 4 译码器（输入：A B 输出：Y3 Y2 Y1 Y0），真值表如图： A B Y3 Y2 Y1 Y0 0 0 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 一：实验目的 1：能了解组合逻辑中译码器电路的设计原理。 2：能利用 CPLD 数字发展实验系统设计一个二对四译码器。 3：能自行验证所设计电路的正确性。二：实验内容及要求 设计一个 2-4 译码器，并验证输出数值的正确性。三：实验器材 1.软件：Altera 公司的 Quartus ||