(3.3.5)--半加器的VHDL设计.pdfVIP

EDA技术微课系列 3-2 半加器的VHDL设计 目录 1 一位半加器H_ADDER的功能分析 2 H_ADDER的数据流描述 3 H_ADDER的行为描述 4 小结 1.一位半加器H_ADDER的功能分析 2. H_ADDER的数据流描述 【例3-2】半加器描述(1) ：数据流描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC); END ENTITY h_adder ; ARCHITECTURE df1 OF h_adder IS BEGIN SO = A XOR B ; CO = A AND B ; END ARCHITEC