基于EDT结构的网络芯片低功耗DFT研究与实现的中期报告.docxVIP

基于EDT结构的网络芯片低功耗DFT研究与实现的中期报告 本篇报告介绍了基于EDT（Embedded Deterministic Test）结构的网络芯片低功耗DFT（Design for Testability）研究与实现的中期进展。 首先，我们对现有的DFT方法进行了分析，发现它们在网络芯片的低功耗设计中存在一些问题，如测试模式存储器（TAP）带来的功耗和测试时延较大等。 为了解决这些问题，我们提出了一种基于EDT结构的DFT方案。该方案利用多个小型TAP单元代替一个大型TAP单元，从而减少了TAP带来的功耗。同时，我们使用了一种新的测试数据压缩算法，将测试数据压缩到原来的1/4，从而进一步降低了功耗和测试时延。 我们已经完成了该方案的RTL设计和验证，并进行了功耗和时延测试。测试结果表明，与传统DFT方法相比，我们的方案能够显著减少测试时延和功耗，同时保持与传统方法相同的测试覆盖率。 未来工作将继续进行，包括对该方案的测试时延和功耗进行优化，以及将其应用于实际的网络芯片设计中。