专题三：系列检测器及系列脉冲发生器设计解读.pptx

一 、教学内容： 系列脉冲检测器及系列脉冲发生器 二 、教学目的及要求： 1 、 掌握VHDL语言的基本结构及编程思想。 2 、 掌握系列脉冲检测器及系列脉冲发生器的设 计方法。 三 、授课课时： 4课时 专题三： 系列脉冲检测器及系列脉冲发生器 1 、设计一个8位系列脉冲检测器。 要求所检测系列可预置 ， 检测到与预置的系列码相同的系列， 输出“A ”， 否则输出“B ”。 2 、设计一个系列脉冲发生器 。所产生的系列可以预置。 （并行 －－串行数据转换） （脉冲发生器） 设计要求： 思考： 假如时钟不同 ， DIN和D [7 ..0]不变 ， 检测结果还相同吗？ 连续8个时钟下比较的结果均相同 ， 则输出“A ”。 一 、系列脉冲检测器 D[7..0] 比较器（将接受到的DIN ， 在clk控制下与D[I]进行比较 ， 只有在 DIN（串行码输入） 方法一： CLK AB LIBRARY ieee ; USE ieee . std_logic_ 1164 .all ; USE ieee . std_logic_unsigned .all ; ENTITY xlj cq IS PORT ( c lk , c lr , din : IN STD_LOGIC ; D : in std_logic_vector (7 down to 0) ; ab : out std_logic_vector (3 down to 0)) ; END xlj cq ; ARCHITECTURE a OF xlj cq IS signal Q : integer range 0 to 8 ; --记录比较的次数 BEGIN process (c lk , c lr) begin if c lr= ‘ 1 ’ then Q=0 ; els if c lk event and c lk= 1 then case Q is 方法一参考程序： when 0= if din=D (7) then Q= 1 ; else Q=0 ; end if ; when 1= if din=D (6) then Q=2 ; else Q=0 ; end if ; when 2= if din=D (5) then Q= 3 ; else Q=0 ; end if ; when 3= if din=D (4) then Q=4 ; else Q=0 ; end if ; when 4= if din=D (3) then Q= 5 ; else Q=0 ; end if ; when 5= if din=D (2) then Q=6 ; else Q=0 ; end if ; when 6= if din=D (1) then Q= 7 ; else Q=0 ; end if ; when 7= if din=D (0) then Q=8 ; else Q=0 ; end if ; when others= Q=0 ; end case ; End if ; End process ; Process (Q) Begin if Q=8 then AB= “ 1010 ” ; else AB= “ 1011 ” ; end if ; End process ; End a ; 仿真结果： 一 、系列脉冲检测器 QQ DIN（串行码输入） 方法二： D[7..0] LOAD CLK AB LIBRARY ieee ; USE ieee . std_logic_ 1164 .all ; USE ieee . std_logic_unsigned .all ; ENTITY xlj cq IS PORT ( c lk , c lr , din ， load : IN STD_LOGIC ; DD : in std_logic_vector (7 down to 0) ; ab : out std_logic_vector (3 down to 0)) ; END xlj cq ; ARCHITECTURE a OF xlj cq IS signal Q : integer range 0 to 8 ; s ignal D： std_logic_vector (7 down to 0) ; BEGIN process (c lk , clr , load) begin if c lr= ‘ 1 ’ then Q=0 ; els if c lk e