FPGA用状态机实现序列检测器的设计说明书.docxVIP

word

word完美格式

精心整理学习帮手

精心整理

学习帮手

******大学

实验报告

课程名称： 基于FPGA的现代数字系统设计实验名称： 用状态机实现序检测器的设计姓 名： ******

学 号: **********班 级： 电子******指导教师： ******

*******信息工程学院

一、实验原

1、实验内容：应用有限状态机设计思，检测输入的数据是否是

拟用SW3---SW0，J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并数据转的模块）

一个7段数码显示译码器作为检测结果的输出显示，如果序显示 a，否则显示b（系统需要设计一个7段数码显示译码器模块）

为显示可控，清晰，拟用 V16,D18实现时钟，复位信号的输入。本实验由顶层文件、检测、并数据转、数码管显示四个模块组成

2、要求：系统主要包括3个模块：1）并数据转数据模块（ xulie.v）2）检测模块（ schk.v）

3）数码管显示模块（decled7s.v）

于需要用按键V16作为时钟输入，按键D18作为系统复位输入，所以需调用实验二中应用的消抖模块，对两个按键输入信号进消抖。

并数据转数据模块（ xulie.v），检测模块（ schk.v）均采用有限状态机的描述方式。