EDA数字钟的设计实验报告.docxVIP

成绩

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五邑大学实验报告

实验课程名称：

EDA实验

院系名称： 信息工程学院

专业名称： 通信工程（物联网）

（一）实验目的：

设计并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。

（二）实验器材：

计算机 一台，EDA实验箱 一台。

（三）实验原理：

—

四）实验内容：

正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。

按键实现“校时”“校分”功能；

用扬声器做整点报时。当计时到达59’50”时鸣叫。

方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择1Hz。整个系统可以是若干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。

（五）实验步骤:

新建一个文件夹,命名为shuzizhong.

输入源程序。打开QuartusⅡ,选择File→new命令。在New窗口中的DesignFiles栏选择编译文件-的语言类型，这里选择VHDL