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本申请实施例提供一种时序测试电路，包括：锁存模块、比较分析模块及延时模块，其中锁存模块在待测存储器根据读取指令读取数据时，对待测存储器在第一延时时钟的当前有效时段和上一有效时段下，响应于输入时钟输出的数据分别进行锁存，输出第一数据和第二数据，读取指令用于指示依次读取至少两个存储单元，且依次读取的存储单元中最后一位存储单元和倒数第二位存储单元存储的数据不同。比较分析模块在第一数据为最后一位存储单元存储的数据，以及第二数据为倒数第二位存储单元存储的数据时，输出第一状态的指示信号，以指示延时模块数据当
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117198379A
(43)申请公布日2023.12.08
(21)申请号202311450954.8
(22)申请日2023.11.03
(71)申请人合芯科技（苏州）有限公司
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