FPGA实验报告——第二次.docVIP

FPGA实验报告

第二次实验：

模块设计：新建模块文件

?模块连接：

创建下层文件：

时钟产生模块：

数据抽取模块：

数据选择操作模块：

创建VHDL文件：程序

libraryieee;

Useieee.std_logic_1164.all;

Useieee.std_logic_arith.all;

Useieee.std_logic_unsigned.all;

EntityDataGateis

Port(

Input:instd_logic_vector(7downto0);

Aclr,clk:instd_logic;

Output:outstd_logic_vector(7downto0)

);

Endentity;

Architecturedatagate_archofDataGateis

Begin

Process(aclr,clk)

Begin

Ifaclr=1then

Output=ZZZZZZZZ;

Else

Ifclkeventandclk=1then

If(input7)then--smallerthan7

Output=

Else

If(input248)then--bigg