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FPGA/CPLD实验报告（一）

学院：信息科学与工程学院专业：通信工程09-2

学号：3099990662姓名：吴声泽同组人：

实验：一位全加器的VHDL文本输入设计日期：2012、4、14

一、实验目的：

通过实验进一步了解、熟悉和掌握FPGA开发软件的使用和VHDL语言的学习和使用，学习一位全加器的设计、多层设计方法的使用，以及GK48-PK2试验箱的使用和调试。

二、实验硬件要求：

GK48-PK2试验箱、电脑计算机

三、实验内容：

1、电路功能分析：

本实验的真值表如下（部分）：

输入端口

输出端口

ain

bin

cin

Cout(进位)

Sum(和)

0

0

0

0

0

1

0

0

0

1

1

1

0

1

0

1

1

1

1

1

2、电路图或VHDL实体图：(这个是什么！？是那个模块符号图吗？)

3、VHDL程序：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYf_adderIS

PORT(ain,bin,cin:INSTD_LOGIC;

cout,sum:OUTSTD_LOGIC);

ENDENTITYf_adder;

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