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本发明提供一种基于多层应力记忆技术的CMOS器件制造方法，包括：在晶圆上沉积刻蚀阻挡层，并对刻蚀阻挡层进行等离子体氮化处理；在处理后的刻蚀阻挡层上进行n次沉积高拉应力层，并对高拉应力层进行等离子体氮化处理；在最上层等离子体氮化处理后的高拉应力层沉积低拉应力层；其中低拉应力层的拉应力和氢含量均小于所述高拉应力层的拉应力和氢含量；对沉积刻蚀阻挡层、高拉应力层、低拉应力层的晶圆进行快速热退火；对快速热退火后的晶圆刻蚀，去除所有应力层。通过使用本发明所提供的半导体器件和制造方法，可用超低的制造成本改善半
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117410235A
(43)申请公布日2024.01.16
(21)申请号202311342563.4
(22)申请日2023.10.17
(71)申请人浙江大学
地址310030
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