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本发明涉及到深度学习硬件加速技术领域，尤其涉及到一种基于FPGA的神经网络卷积运算加速方法。包括使用9个乘法器IPcore，在设置时选择调用DSP资源，以3个乘法器为一组，使用两级加法器将三个乘法器的输出结果相加，两级加法器的输出数据送入累加器中，最后再将三个累加器的结果通过后面额外设置的两级加法器再次相加，完成运算加速。本发明可以同时兼容3x3和1x1的卷积核计算，相比于其他方案，它的优点在于节省布线资源和寄存器的使用数量，逻辑也相对简单，并且实现了全流水的操作提高了模块的计算效率。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号CN111814972A
(43)申请公布日2020.10.23
(21)申请号202010652922.6
(22)申请日2020.07.08
(71)申请人上海雪湖科技有限公司
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