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Verilog复习题

一、填空题

用EDA技术进行电子系统设计的目标是最终完成_ASIC的设计与实现。

可编程器件分为_CPLD_和 FPGA 。

随着EDA技术的不断完善与成熟，_自顶向下_的设计方法更多的被应用于VerilogHDL

设计当中。

目前国际上较大的PLD器件制造公司有_ALtera_和_Xilinx_公司。

完整的条件语句将产生_组合_电路，不完整的条件语句将产生_时序_电路。

阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 。

有限状态机分为 Moore 和_Mealy_两种类型。

8、EDA缩写的含义为_电子设计自动化(ElectronicDesignAutomation)_9．状态机常用状态编码有_二进制_、_格雷码_和_独热码_。

VerilogHDL中任务可以调用_其他任务_和 函数 。

系统函数和任务函数的首字符标志为_$_，预编译指令首字符标志为 # 。

可编程逻辑器件的优化过程主要是对 速度 和 资源 的处理过程。

13、大型数字逻辑电路设计采用的IP核有 软IP 、 固IP 和 硬IP 。

二、选择题

1、已知“a=1b’1;b=3b001;”那么{a,b}＝（C ）

(A)4b0011(B)3b001(C)4b1001(D)3b101