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EDA试题集——判断题
二、判断题（每小题1分，共10分）10.逻辑综合阶段包括语法检查和设计规则检查、网络表提取以及逻辑优化和综合。
1.进程内部也可有并行描述语句。（）二、判断题（每小题1分，共10分）
2.case语句应将表达式的所有取值都列出来。（）1.VHDL中的标识符可以包含下划线，但不能用下划线结束。（）
4.无论是什么样的运算表达式都能进行逻辑综合。（）2.时序仿真过程不涉及具体器件的硬件特性，如延时特性。（）
5.库的说明语句必须放在实体前面。（）3.VHDL语言是一种类型特性很强的语言，要求操作对象和操作数的数据类型必须一
6.配置用于描述层与层之间的连接关系和实体与结构体之间的关系。（）致，不能将不同类型的信号连接起来。（）
7.VHDL的一个重要特点是将设计实体分为内部和外部分别加以描述。（）4.变量能用于进程之间传递信号。（）
8.VHDL中的的语句必须按照语句的顺序执行，因此要事先设计执行流程。（）5.条件信号赋值语句有优先级的关系。（）
9.VHDL中的字符串是用双引号扩起来的数字、字母或符号。（）6.选择信号赋值语句不允许有条件重叠现象。（）
10.MAX+plusII软件中的文本编辑器支持VHDL,AHDL和Verilog硬件描述语言的输7.VHDL的数据对象包括常量、变量和信号，它们是用来存放各中类型数据的容器。
入，同时还提供语言模板使输入程序语言更加方便。（）8.在VHDL中，工业标准的逻辑位类型数据（std_logic）可以有四种取值。（）
二、判断题（每小题1分，共10分）9.VHDL的基本描述语句包括可执行语句和不可执行语句。（）
1.在VHDL程序中，设计文件名一定要与实体名相同，否则无法进行编译。（）10.VHDL中的字符是用双引号扩起来的数字、字母或符号。（）
2.VHDL的设计实体由实体说明部分和结构体组成。（）二、判断题（每小题1分，共10分）
3.并行语句在结构体中执行是同步的，其执行方式与程序书写顺序无关。）1.元件例化是将预先设计好的设计实体作为一个元件，连接到当前设计实体中一个
4.一个结构体只能有一个进程。（）指定的端口。（）
5.VHDL语言运算符没有优先级。（）2.在PC上或工作站利用VHDL进行项目设计，不允许在根目录下进行，必须
6.常量的设置是为了使设计中的常数更容易阅读和修改。（）在根目录下为设计建立一个工程目录（即文件夹）。（）
7.以EDA方式实现的电路设计文件，最终可以编程下载到FPGA或CPLD芯片中，3.程序包是用VHDL语言编写的，其源程序也需要以．vhd文件类型保存。（）
完成硬件设计和验证。（）4.结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（）
8.在初次安装MAX+plusII软件后的第一次对设计文件编程下载时，需要选择的5.STD库使用时也必须声明。（）
ByteBiaster（MV）编程方式，此编程方式对应计算机的并口编程下载通道。（）6.数组是将相同类型的数据集合在一起所形成的一个新的数据类型。（）
9.VHDL的子程序有过程和函数两
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