四位数字频率计实验报告.docxVIP

数字逻辑电路大型实验报告

姓 名

指导教师

专业班级

学 院 信息工程学院

提交日期

一、实验目的

学习用FPGA实现数字系统的方法

二、实验内容

FPGA,QuartusII和VHDL使用练习

四位数字频率计的设计

三、四位数字频率计的设计

工作原理

当系统正常工作时，8Hz信号测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。工作原理图如下：

设计方案

整形电路：整形电路是将待测信号整形变成计数器所要求的脉冲信号

控制信号产生器（分频电路）：用8Hz时钟信号产生1Hz时钟信号、锁存器信号和cs信号

计时器：采用级联的方式表示4位数

锁存器：计数结束后的结果在锁存信号控制下锁存

译码器：将锁存的计数结果转换为七段显示码

顶层原理图（总图）

注：①CLK1：8Hz时钟信号输入； CLKIN：待测信号输入；

②显像时自左而右分别是个位、十位、百位、千位；

③顶层原理图中：

consignal模块：为频率计的控制器，产生满足时序要求的三个控制信号；

cnt10模块：有四个，组成四位十进制（0000-1001）计数器，使计数器可以从0计数到9999；

lock模块：有四个，锁存计数结果；

decoder模块：有四个，将8421BCD码的锁存结果转换为七段显示码。

底层4个模块（控制信号产生模块，十进制计数器模块，锁存器模块，译码模块）的仿真结果。

cnt10模块（十进制计数器模块）：

输入:CLK：待测量的频率信号（时钟信号模拟）；

CLR：清零信号，当clr=1时计数器清零，输出始终为0000，只有当clr=0时，计数器才正常计数CS：闸门信号，当cs=1时接收clk计数，当cs=0时，不接收clk，输出为0；

输出：

co:进位信号，图中，在1001（9）的上方产生一个进位信号0，其余为1。qq：计数器的四位二进制编码输出，以十进制输出。

总1i重攫-5

总1i

重攫-5llJ

n:

IEl色

MarterTimeBar: 11.7nS!

业沁inte『 38.17m Interval: 38.11ms Start End:

V吐UI11..ps40.0l

V吐UI

11..

ps

40.0

l

lllS

80.0ms

|

1:20.0ITIS

N劲e

，

iSO.0m二

l

200.0Ill

吐K

clr

CO

C5

田

qqqq[O]

叹[1]

q[2]

qq[3]

0100

-U

BBBB

B

厂

疤庖

郔漫泊

-L-－ec-l－C-－？－＿＿各

BBBjgBil 仁 凶

B

B

B

r

r巴ad;::li=ttinstil色S=0E -－mEl七巳＿set.tincrs_til扫＝0丘 m:lt-c可t

夕l

工siqnaltr:fillsit.ionsto

工

工educe m.eTILor:yr:equir:巳IO.巳nts i3

em己led

lock模块（锁存器模块）：输入clk模拟锁存信号，dd模拟十进制计数器结果；

艺函

艺函生

40.0usH幼茂I80.0，us120.，0us160 .0usI200.0uIr ,IIIIIr ,II

40.0us

H幼茂

I

80.0，us

120.，0us

160 .0us

I

200.0u

I

r ,

I

I

I

I

I

r ,

I

I

I

I

,

：

dd[O]

拉[1]

dd[2]

dd[3]qqqq[O]

qq[i]

qq[2]

qq[3]

0001 0100

1：

:::：}

aB

emT

k.d

1

C.JU

E1

e

a

M

实

＿

－．

＿OO。lIIII111_1-

＿

OO。l

IIII111_1

-U

b1111n-11111111-O-OO00「0

1111-·III_Ii

，了111

i

田

FlowS,.

FlowSE

iSimulai

托日S1J1T『1

:tJ却l仑Valueat14.4II.S875.0ms！1.38！1