原创力文档- 13
- 0
- 约9.96千字
- 约 10页
- 2024-03-06 发布于四川
- 举报
本发明公开一种基于CadenceSiPDigitalLayout的设计规则检查方法。该方法是通过编写SiP工具插件的方法对void间距进行了全面的检查，分为shape之间的void检查、shape轮廓的void检查以及shape内部void的检查三个部分，并将不符合规则的版图区域信息输出或者在版图上进行标记。本发明解决了现有的CadenceSiPDigitalLayout检查void间距情况单一，无法满足实际基板版图设计检查需要的问题，确保设计的可制造性和性能，减少后期修复问题的成本
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117648901A
(43)申请公布日2024.03.05
(21)申请号202311798053.8
(22)申请日2023.12.25
(71)申请人杭州电子科技大学
地址3100
文档评论（0）