第四章-存储器04-高速缓冲存储器.pptVIP

**第四章存储器1、存储器的分类2、存储器的层次结构（三级存储系统）3、主存储器（内存Mainmemory）4、高速缓冲存储器（Cache）5、虚拟存储器（VirtualMemory）6、相联存储器（了解）辅助存储器为了弥补主存速度的不足，在CPU与主存之间设置一个高速小容量的缓冲存储器，称高速缓存（Cache），主要由高速的SRAM组成。其工作原理如下：我们利用程序运行的局部性特点，把CPU正在访问和即将访问的若干程序块和数据块从主存调入高速缓存中，使CPU访存内容大部分从高速缓存中读取，极大地提高了存储系统的读写速度。4、高速缓冲存储器（Cache）CPUCache主存DRAM地址总线相联存储表命中未命中数据总线块字字CPU读取数据字时：1）CPU输出存储单元地址（字）给内存，Cache拦截地址并分析；2）Cache先判断该存储单元的内容是否已在Cache中；如果在，Cache直接送给CPU；如果不在，CPU再去主存中读取。3）CPU去主存中读取存储单元时，不仅把该存储单元取出，同时还把该存储单元附近的一块数据，都取出送给Cache，以便CPU顺序读取下一存储单元时，直接在Cache中读取。4、高速缓冲存储器（Cache）CPUCache主存DRAM地址总线相联存储表命中未命中数据总线块字字Cache的命中率高达98%以上。增加Cache后，将使主存系统的平均存取时间尽可能接近Cache的。由于程序访问的局部性使之可能。在一个程序执行期间命中率与程序的行为、Cache的容量、组织方式、块的大小有关。Tc表示Cache的读写时间，Tm表示主存的读写时间，1-h表示未命中率，则Cache/主存系统的平均访问时间Ta为：主存慢于Cache的倍率r：为提高访问效率，命中率越接近1越好，r值以5—10为宜。命中率h=命中Cache的总次数/CPU访存的总次数Ta=h*Tc+（1-h）Tmr=Tm/Tc4、高速缓冲存储器（Cache）考研试题精选：假设：CPU执行某段程序时，共访问Cache3800次，访问主存200次，已知Cache存取周期为50ns，主存存取周期为250ns。求：Cache—主存系统的平均存取时间和效率。解：系统命中率h=3800/3800+200=0.95系统平均存取时间Ta=50ns*0.95+250ns*（1-0.95）=60ns系统效率=（Cache存取时间/平均存取时间）=50ns/60ns=83.3%4、高速缓冲存储器（Cache）公式一考研试题精选：例：CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns。求:Cache/主存系统的效率和平均访问时间。解： 系统命中率h=1900/（1900+100）=0.95 倍率r=Tm/Tc=250ns/50ns=5 系统效率=1/（r+（1-r）h）=1/（5+（1-5）*0.95）=83.3% 系统平均访问时间Ta=h*Tc+（1-h）Tm=0.95*50ns+0.05*250ns=47.5+12.5=60ns4、高速缓冲存储器（Cache）公式二CPU与Cache或主存之间的数据交换以“字”（即：存储单元）为单位，而主存与Cache之间的数据交换以“块”（即：数据块）为单位。一块数据由若干个字组成，且块是定长的！为了实现Cache的上述功能，需要解决这样一些问题：1）Cache与主存中存储单元地址映象关系，主存容量大而Cache容量小；（主存中的存储单元放在Cache的哪个单元地址中呢？）2）如