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一种基于迟滞比较器的2bit SAR ADC.pdfVIP

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  • 2024-03-23 发布于四川
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一种基于迟滞比较器的2bit SAR ADC.pdf

    一种基于迟滞比较器的2bitSARADC，涉及集成电路技术领域，包括采样保持和DAC模块、比较器、迟滞比较器模块、逐次逼近逻辑模块；迟滞比较器模块结构为：运算放大器的正输入端通过第零电阻接地、输出端通过可选择的反馈电阻支路接正输入端、输出端输出第二电压；采样保持和DAC模块用于对输入模拟信号进行采样、在逐次逼近逻辑模块的控制下输出第一电压，将第一电压输出到比较器正输入端和运算放大器负输入端；比较器负输入端接地、输出端信号的反信号接运算放大器负输入端；逐次逼近逻辑模块控制迟滞比较器模块选择所需

    (19)国家知识产权局

    (12)发明专利申请

    (10)申请公布号CN117749189A

    (43)申请公布日2024.03.22

    (21)申请号202311777047.4

    (22)申请日2023.12.22

    (71)申请人成都蜀郡微电子有限公司

    地址6

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