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华侨大学本科考试卷

2015—2016学年第一学期(开卷A)参考答案

学院信息学院课程名称电子设计与自动化考试日期

姓名专业学号

题号一二三四五总分

得分

一、基本概念与基本知识(各3分，共30分，直接将答案写在试卷上)错1个扣1分

1、写出下列缩写的英文含义：

a.EDA：电子设计自动化；

b.SOC：片上系统；c.FSM：有限状态机。

2、EDA设计开发流程主要包括设计输入、综合、适配(布局布线)和仿真等步骤。

3、IP指知识产权核，可分为软IP、硬IP和固IP。

4、面向FPGA的EDA工具大致可以分为设计输入编辑器、HDL综合器、仿真器、适配器(布局布线器)以及下载器等五个模块。

5、硬件描述语言是EDA技术的重要组成部分，目前常用的HDL主要有VHDL、Verilog、SystemC、和SystemVerilog。

6、VHDL定义了逻辑操作符、关系操作符、算术操作符和省略赋值操作符四种运算操作符。

7、VHDL的信号(SIGNAL)是一种数值的容器，不仅可以容纳当前值，也可以保留历史值。

8、VHDL的顺序语句只能出现进程、函数和过程中，是按源文件书写的的顺序自上而下、一条一条地执行。

9、速度优化中常用的技术有流水线设计和关键路径法。

10、用VHDL语言设计的状态机，从信号输出方式上分，有Moore型状态机和Mealy型状态机；从描述结构上分，有单进程状态机和多进程状态机；

二、VHDL基础知识(各10分，共20分)

1、下列VHDL程序段描述了一个上升沿触发的10进制加法计数器，仔细阅读找出程序中存在五处错误，并进行改正。

1LIBRARYIEEE;

2USEIEEE.STD_LOGIC_1164.ALL;

3

4ENTITYCNT10IS

5PORT(CLK:INSTD_LOGIC;

6Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0););

7ENDCNT10;

8ARCHITECTUREbhvOFCNT10IS

9VARIABLEQ1:STD_LOGIC_VECTOR(3DOWNTO0);

10BEGIN

11PROCESS(CLK)BEGIN

12IFCLK’EVENTANDCLK=’0’BEGIN

13IFQ19THEN

14Q1=Q1+1;

15ELSE

16Q1=(OTHERS=0);

17ENDIF;

18ENDIF;

19ENDPROCESS;

20Q=Q1;

21ENDbhv;

各2分

答：程序订正修改如下

第3行：增加“USEIEEE.STD_LOGIC_UNSIGED.ALL;”语句

第6行：删除其中一个错误的“；”，改为“Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));”第9行：Q1应定义为信号量，其中“VARIABLE”改为“SIGNAL”

第12行：因为是上升沿触发，其中“CLK=’0’”改为“CLK=’1’”

第12行：行末尾“BEGIN”改为“THEN”

2、阅读下列VHDL程序段，画出相应的原理图(RTL级),并简要说明电路功能。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYHAD

PORT(

);

ENDENTITY

IS

A:INSTD_LOGIC;

B:INSTD_LOGIC;

C: