DSFH混合扩频接收机解扩及同步技术的FPGA实现（电子通信论文）.docxVIP

封面

《DSFH混合扩频接收机解扩及同步技术的

FPGA实现》

Word格式，可编辑，含目录

精心整理，放心阅读，欢迎下载!

文档信息

文档编号：

文-05DTWP(自定义文件编号)

文档名称：

DSFH混合扩频接收机解扩及同步技术的FPGA实现.doc

文档格式：

Word(*.doc,可编辑)

文档字数：

5539字，(不统计页头页脚及版权声明等文字)

文档主题：

这是一篇关于“论文”中“自然科学论文”的参考范文

文档适用：

作为理工论文、电子通信论文科目，编写学士学位论文、本科毕业论文或发表期刊、评初级职称的参考文献；可作

写作参考，解决学术论文怎么写及格式等相关问题。

说明：

文档仅供学习交流，请勿商用。

DSFH混合扩频接收机解扩及同步技术的FPGA

实现

目录

1混合扩频接收机解扩模块的FPGA设计

y[n]=x[n]+x[n-1]

y[n-1]=x[n-2]+x[n-3]

2同步模块的FPGA实现

3实验结果

正文

DS/FH混合扩频接收机解扩及同步技术的FPGA实现

摘要：研究采用编码扩频的DS/FH混合扩频接收机的核心模块——同步及解扩部分的FPGA实现结构。将多种专用芯片的功能集成在一片大规模FPGA芯片上，实现了接收机的高度集成化、小型化。伪码的串

并混合捕获算法及跳频同步算法等均采用硬件完成，提高了捕获速

度。实验结果证明该方案是正确可行的。关键词：DS/FH接收机解扩

同步FPGA实现

DS/FH混合扩频通信系统中，需要数据不变频器、相关累加器及码

发生器等完成下变频、相关解扩等运算。通常采用专用芯片来完成这

些功能，导致系统体积增大，不便于小型化。现代的EDA(电子设计自动化)工具已突破了早期仅期进行PCB版图设计或电路功能模拟、纯软件范围的局限，以最终实现可靠的硬件系统为目标，配置了系统自

动设计的全部工具，如各种常用的硬件描述语言平台VHDL、Verilog

HDL、AHDL等；配置了多种能兼容和混合使用的逻辑描述输入工具，如硬件描述语言文本输入法(其中包括布尔方程描述方式、原理图描述方式、状态图描述方式等)以及原理图输入法、波形输入法等；同时

还配置了高性能的逻辑综合、优化和仿真模拟工具。FPGA是在PAL、

GAL等逻辑器件的基本上发展起来的。与PAL、GAL等相比较，FPGA的规模大，更适合于时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。FPGA具有可编程性和设计方案容易改动等特点，芯片内部硬件连接关系的描述可以存放在芯片中，因而在可编程门阵列芯片及外围电路保持不动的情况下，更换芯片，就能实现新的功能。FPGA芯片及其开发系统问世不久，就受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。本文主要讨论一种基于编码扩频的DS/FH混合扩频接收机解扩及同步过程的实现结构，采用ALTERA公司的APEX2OK200RC240-1器件及其开发平台QuartusII实现混合扩频接

收机的核心——解扩及同步模块。

(范文先生网收集整理)

1混合扩频接收机解扩模块的FPGA设计

解扩模块是混合扩频接收机的核心。该模块实现对接收信号的解扩

处理，主要包括数字下变频器、数控制荡器(NCO)、码发生器、相关

累加器和伪码移相电路等，通常各模块采用专用芯片。利用FPGA将这些功能集成在一块芯片中，大大缩小了接收机的体积，便于实现系统

的小型化和集成化。下面分别介绍该模块各部分的FPGA实现结构。

数控振荡器(NCO)

数控振荡器是解扩模块中的重要组成部分，主要用于为码发生器提供精确的时钟信号，从而实现对接收信号的捕获和跟踪。码发生器由相位累加器和查找表构成。若使用字长为40位宽的累加器，对于某一

频率控制字A,输出频率fout与输入频率控制字A的关系为：

fout=fclkA/240

其中，fclk为系统时钟。只要改变控制字A的大小，就可以控制输出频率fout。Fout变化的最小步长△f由累加器的数据宽度决定。

若数据宽度取40位，则：

△f=fclk/240

利用上述原理，可以通过精确分频得到所需频率。原理图如图1所

示。

图1中频率控制字A由DSP写入。考虑到FPGA内部存储资源限

制，取40位相位累加值result[39..0]的高八位作为查找表LUT

(look~uptable)的输入，查找表由ROM构成，存储各相位所对应采样值。当查找表输入端为某一相位phase时，则输出对应采样值。

若输出数据宽度为6位，输出信号格式为