基于忆阻器的加法器设计及其仿真分析.docxVIP

分类号

学校代码10487

学号M201472463

密级

单中科技大掌

硕士学位论文

基于忆阻器的加法器设计

及其仿真分析

学位申请人：邓辉

学科专业：控制工程

指导教师：王小平教授

答辩日期：2016年5月23日

AThesisSubmittedinPartialFulfillmentoftheRequirements

fortheDegreeofMasterofEngineering

DesignandSimulationAnalysisof

Memristor-basedAdder

Supervisor:DengHui

MajorControlEngineering

Supervisor:Prof.WangXiaoping

HuazhongUniversityofScienceTechnology

Wuhan430074,P.R.China

May,2016

独创性声明

本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除文中已经标明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律

结果由本人承担。

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保密□,

不保密

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I

华中科技大学硕士学位论文

摘要

随着晶体管特征尺寸的逐步减小，集成电路的尺寸和计算性能逼近极限，CMOS的发展面临着巨大的挑战。忆阻器作为一种新兴纳米电子器件，不但能构成交叉开关，且具有记忆特性，是替代CMOS的理想材料之一。逻辑运算和算术运算是计算机的基本功能，加法运算是算术运算的基础，用加法器实现。因此，设计基于忆阻

器的加法器具有重要的理论意义和实践价值。

本文的研究围绕基于忆阻器的加法器设计展开，环环相扣，逐步推进。首先，论文详细介绍了忆阻器的基本理论、电气特性、工作原理和常用忆阻器模型并进行了仿真分析。根据忆阻器的电阻开关效应和阻变特性，介绍了基于忆阻器的与门、

或门、非门等逻辑门电路的设计方法，提出了基于忆阻器的异或门和同或门，并将

它与已有的逻辑门实现方法进行了比较分析。在此基础上，分析了传统加法器中半加器和全加器的逻辑组合，设计了基于忆阻器的半加器与全加器，并通过PSPICE仿真软件进行了验证。最后，通过研究传统n位加法器中串行和并行的进位方式，利用逐位进位的方式将所设计的全加器串联起来，提出了一种改进n位加法器的设计方法，利用PSPICE仿真软件进行了仿真验证，分析并对比了它和现有加法器的速度和耗材等性能，结果表明所设计的n位加法器具有电路结构简单、速度快、功耗低、

容错性和稳定性高等优点。

本文设计了一种性能优异的n位加法器，为基于忆阻器的算术运算的研究提供了思路，也为未来突破存储和运算分离的冯·诺依曼架构、延续摩尔定律提供了一种

解决方案。

关键词：忆阻器非易失性算术运算加法器

II

华中科技大学硕士学位论文

ABSTRACT

Asthesizeoftransistoriskeepingdecreasing,thesizeandcalculatedperformanceofintegratedcircuitisclosetothelimitandthedevelopmentofCMOStechnologyfacesgreatchallenges.Asanewnano-electronicdevice,memristor,whichnotonlycanmakeupacrossbar