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本发明提供一种高位分离的串行移位补码乘加运算电路和脉动阵列系统，该电路包括：移位补码乘加器，用于基于不同尺寸的卷积核对应的权重对输入的运算数据进行低位运算处理，得到低位运算结果数据；至少一个高位补码加法单元，包括第一与门、第一数据选择器、第一D触发器和第一全加器，高位补码加法单元的数目基于卷积核对应的最大中间结果的比特位宽确定，至少一个高位补码加法单元用于对输入的运算数据进行高位运算处理，得到高位运算结果数据。本发明所述方法实现了根据中间结果的位宽扩展不同数量的高位计算通路，且乘加运算电路具有结
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117850738A
(43)申请公布日2024.04.09
(21)申请号202311658190.1
(22)申请日2023.12.05
(71)申请人中国科学院自动化研究所
地址1
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