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本发明提出了联邦学习Paillier算法的FPGA加速方案，旨在通过利用FPGA进行算法开发，优化联邦学习中GPU算力在加密算法中的开销。通过改进蒙哥马利大数模乘算法，采用Montgomery乘法、Karatsuba大数乘法等技术，将传统除法运算替代为位移、乘法等过程，以提高FPGA在Paillier算法的运算效率。实施方案包括以太网接口进行高速数据传输，使用FIFO缓存进行数据管理，通过VivadoHLS将蒙哥马利模乘算法转化为硬件描述语言，利用并行计算提高整体性能。综合Montgomery
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117875448A
(43)申请公布日2024.04.12
(21)申请号202311865536.5G06V10/764(2022.01)
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