EDA技术与Verilog设计第4章.ppt

第4章QuartusII集成开发工具4.1QuartusII原理图设计习题习题习题**基于QuartusII进行EDA设计开发的流程1.为本项工程设计建立文件夹2.输入设计项目和存盘元件输入对话框3.将设计项目设置成可调用的元件将所需元件全部调入原理图编辑窗并连接好4.设计全加器顶层文件连接好的全加器原理图f_adder.bdf5.将设计项目设置成工程和时序仿真f_adder.bdf工程设置窗5.将设计项目设置成工程和时序仿真加入本工程所有文件5.将设计项目设置成工程和时序仿真全加器工程f_adder的仿真波形4.2QuartusII的优化设置1.Setting设置在QuartusII软件菜单栏中选择“Assignments”中的“Setting…”就可打开一个设置控制对话框。可以使用Setting对话框对工程、文件、参数等进行修改，还可设置编译器、仿真器、时序分析、功耗分析等等。Settings对话框2.分析与综合设置AnalysisSynthesisSettings项中包含有四个项目：VHDLInputVerilogHDLInputDefaultParametersSynthesisNetlistOptimization作为QuartusII的编译模块之一，AnalysisSynthesis包括QuarutsIIIntegratedSynthesis集成综合器，完全支持VHDL和VerilogHDL语言，并提供控制综合过程的选项。支持Verilog-1995标准（IEEE标准1364-1995）和大多数Verilog-2001标准（IEEE1364-2001），还支持VHDL1987标准（IEEE标准1076-1987）和VHDL1993标准（IEEE标准1076-1993）。3.优化布局布线Setting对话框的FitterSettings页指定控制时序驱动编译和编译速度的选择，如下图所示。FitterSettings选项页moreFitterSettings选项页在CompilationReport中查看适配结果在TimingClosureFloorplan中查看适配结果在ChipEditor中查看适配结果4.3QuartusII的时序分析全程编译前时序条件设置界面“MoreSettings…”中的设置时序分析结果4-1基于QuartusII软件，用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。。4-2基于QuartusII软件，用7490设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。设计过程如下：（1）先用QuartusII的原理图输入方式，用7490连接成包含进位输出的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件；（2）将7490连接成模12的计数器，进行仿真，如果功能正确，也将其生成一个部件；（3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满12小时后系统清0重新开始计时。（4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，能随意调整小时、分钟信号，增加整点报时功能等。4-3基于QuartusII软件，用74161设计一个模99的计数器，个位和十位都采用8421BCD码的编码方式设计，分别用置0和置1两种方法实现，完成原理图设计输入、编译、仿真和下载整个过程。4-4基于QuartusII软件，用7490设计一个模71计数器，个位和十位都采用8421BCD码的编码方式设计，完成原理图设计输入、编译、仿真和下载整个过程。4-5基于QuartusII，用74283（4位二进制全加器）设计实现一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果。4-6基于QuartusII，用74194（4位双向移位寄存器）设计一个序列产生器电路，进行编译和仿真，查看仿真结果。4-7基于QuartusII软件，用D触发器和适当的门电路实现一个输出长度为15的m序列产生器，进行编译和仿真，查看仿真结果。*