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进
制
4
位
加
法
计
数
器
系别：电气工程与自动化系
姓名：李奇杰学号：
位加法计数器设计
设计要求：
设计一个十进制4位加法计数器设计
设计目的：
1.掌握EDA设计流程
2.熟练VHDL语法
3.理解层次化设计的内在含义和实现
设计原理
通过数电知识了解到十进制异步加法器的逻辑电路图如下
C
Q0
11
JSETQSETQJSETQQ2JSETQQ3
Q1
C1C1C1C1
CP
KCLRQKCLRQKCLRQ1KCLRQ
则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计
设计内容
JK触发器逻辑功能表：
JKCPQQn
00↓QQ
01↓01
10↓10
11↓Q’Q
JK触发器的VHDL文本描述实现：
--JK触发器描述
libraryieee;
useieee.std_logic_1164.all;
entityjk_ffis
j,k,clk:instd_logic;
q,qn:outstd_logic
);
endjk_ff;
architectureoneofjk_ffis
signalq_s:std_logic;
begin
process(j,k,clk)
begin
ifclkeventandclk=0then
ifj=0andk=0then
q_s=q_s;
elsifj=0andk=1then
q_s=0;
elsifj=1andk=0then
q_s=1;
elsifj=1andk=1then
q_s=notq_s;
endif;
endif;
endprocess;
q=q_s;
qn=notq_s;
endone;
与门VHDL文本描述实现：
--与门描述
libraryieee;
useieee.std_logic_1164.all;
port(
a,b:instd_logic;
co:outst
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