第2章-Quartus-II软件简介.ppt

* ***************2．使用QuartusⅡ软件时，在VerilogHDL源程序中，module关键字后面所跟的模块名必须与文件名同名！否则编译会出错！3．当一个工程中有多个子模块时，如何对每个子模块进行仿真?（1）不必对每一个子模块创建一个工程！如果需对某个子模块进行仿真，只需执行“ProjectSetasTop-LevelEntity”命令，或在ProjectNavigator中右击该文件名，选择“SetasTop-LevelEntity”，将该文件设为顶层实体，然后对其编译、仿真即可。当需要对另一子模块进行仿真，则将该文件设为顶层实体，然后对其编译、仿真。（2）为加快编译的速度，在对每个子模块进行设计时，不必急于执行“ProjectAddCurrentFiletoProject”命令，将子模块添加到当前工程中（因为进行编译时，是对添加到当前工程中的每一个源文件进行编译！）。而是待所有子模块都设计完成，并通过仿真后，再将它们添加到当前工程中；然后创建顶层设计文件（文本或图形方式），将其设为顶层实体。4．在创建顶层图形文件后，其名称一定不要与某个子模块同名！如果顶层图形文件与某个子模块同名，则当你将子模块符号放到图中后，再双击该符号，欲打开其所对应的源程序时，会弹出一错误信息，表明该符号所对应的源程序未找到，这实际上是因为顶层图形文件与子模块同名所引起的。解决办法：（1）在顶层图形文件中删除该子模块符号；（2）在资源管理器中删除子模块符号文件（符号文件后缀为.bsf）；（3）回到QuartusⅡ中，重新创建模块符号；（4）将新创建的模块符号放入顶层图形文件中，再将顶层图形文件另起名保存。5．如何修改模块符号的大小或调整端口在符号中的先后顺序？（1）执行“FileOpen”命令，打开模块符号对应的.bsf文件（注意在文件类型中选择“GraphicFiles”）；（2）则出现模块符号编辑器，单击符号的实线框，则在边框上出现8个控点，将鼠标放到某控点上，当变为双向箭头时，按下鼠标左键并拖动，可使符号的实线框变大或变小；实线框（3）若要使整个符号变小，则先将鼠标放到“inst”上，并将其向上移动到合适位置；（4）然后将鼠标放到符号外框（阴影线所示）下边的中间控点上，当变为双向箭头时，按下鼠标左键并向上拖动，可使符号外框变小；（5）将鼠标放到表示端口的线段上，当变为双向箭头时，按下鼠标左键并向上或向下拖动，可调整端口在符号中的先后顺序；（6）调整好后单击保存按钮，保存修改后的符号，如下所示。6．引脚锁定的方法引脚锁定可以通过执行“AssignmentsPins”命令进行（称为前锁定）；也可以通过打开.qsf文件，通过修改其中的引脚定义部分来锁定（称为后锁定），当已有现成的.qsf文件可以利用，只需修改个别引脚分配时，建议采用后锁定的方法，简单且不容易出错。7．不能成功下载的可能原因（1）某些信号引脚锁定的号码与实际输入/输出设备所连的FPGA引脚号不一致。或者根本就没有进行引脚锁定！（2）进行引脚锁定后没有重新对该顶层文件进行编译！（3）实验台上按钮开关为高有效，但在程序中该按钮信号却声明为低有效了。（4）很可能是因为Settings设置有问题！解决办法：执行“AssignmentsSettings”命令，打开Settings对话框；在其中的Category栏中选择“Device”，打开Device页面；单击其中的“DevicePinOptions…”按钮，打开“DevicePinOptions…”对话框；在其中的“UnusedPins”标签中，将未使用引脚指定为输入、三态引脚！然后重新编译，再下载。（5）如果下载用顶层文件也是用VerilogHDL语言描述的，则一定要注意在调用各子模块时，输入端口和输出端口之间的对应关系，以及上一个模块的输出信号和下一个模块的输入信号名称是否一致！尤其是调用时钟分频模块时，输入时钟和输出时钟不能弄错！顶层文件被调用子模块调用子模块二者端口应一致！作业.设计一个数字系统：（1）使其能按1Hz的频率从0开始加1计数，当计到99时，再来一个时钟信号则产生一个进位信号，并清零，然后又从0开始加1计数。（2）该系统还有一个清零信号，当其为1时，计数值被清零。（3）两位计数结果用两位7段显示器显示，进位信号用一个LED显示。（4）假设实验板的系统时钟为50MHz，FPGA器件为EP4CE115F29C7。

（只做到引脚配置）******在正规、规模大的场合用*顶层和底层之间的关系类似于软件中