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实验报告3

一、实验名称

时序逻辑电路实验

二、实验目的

1.掌握基本JK和D触发器的逻辑功能

2.掌握集成触发器使用方法和逻辑功能测试方法，熟悉触发器之间相互转换的方法

3.掌握电路图输入法描述电路的逻辑功能

4.掌握中规模4位双向移位寄存器逻辑功能及使用方法

5.掌握中规模集成计数器的使用方法及功能测试方法

三、实验仪器设备及器件

1、PC微机一台

2、实验板DDA-IIIA型一块（主芯片Cyclone（EP2C5T144C8N））

3、QUARTUS配套软件

四、实验原理

1.触发器

触发器具有两个稳定状态,用以表示逻辑状态和“0”,在一定的外界信号作用下,可

以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存贮器

件,是构成各种时序电路的最基本逻辑单元。

2.移位寄存器

移位寄存器是一个具有移位功能的寄存器是指寄存器所存的代码能够在移位脉冲的作用

下依次左移或右移因此,移位寄存器不但可以用来寄存代码,还可以用来实现数据的串行

并行转换等，既能左移又能右移的称为双向移位寄存器,只需改变左右移的控制信号便可

实现双向移位要求。

3.计数器

计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统

的定时分频和执行数字运算以及其它特定的逻辑功能。

计数器的种类很多按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计

分为二进制计数器十进制计数器和任意进制计数

器

五、实验内容步骤及结果

（一）测试触发器的逻辑功能

1.新建一个block，加入74112双JK触发器（上升沿触发），将一个JK触发器的输入和

输出接出

2.保存并新建一个工程

3.编译所画原理图

4.新建一个波形仿真文件，验证JK触发器的逻辑功能,验证RDSD的复位置位功能.

5.编译执行

D触发器验证D触发器逻辑功能（上升沿触发）

(1)新建VHDL代码,保存为d_chufaqi

libraryieee;

useieee.std_logic_1164.all;

entityd_chufaqiis

port(Clk:inSTD_LOGIC;

d:inSTD_LOGIC;

qb:outSTD_LOGIC;

q:outSTD_LOGIC);

endd_chufaqi;

architectured_chufaqi_archofd_chufaqiis

begin

process(Clk,d)

begin

if(Clk=1andClkevent)then

q=d;

qb=notd;

endif;

endprocess;

endd_chufaqi_arch;

(2)编译

(3)新建波形仿真文件

(4)编译运行

RS触发器并验证逻辑功能

步骤同上.

VHDL代码

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYRS_clkIS

PORT(s,r:INstd_logic;

q,not_q:outstd_logic);

ENDRS_clk;

ARCHITECTURERS_clk_archOFRS_clkIS

signalq1,nq1:std_logic;

BEGIN

process(r,s)

begin

if(s=0andr=1)then

q1=0;

nq1=1;

elsif(s=1andr=0)then

q1=1;

nq1=0;

elsif(s=1andr=1)then

q1=X;

nq1=X;

elsif(s=0andr=0)then

q1=q1;

nq1=nq1;

endif;

endprocess;

q=q1;

no