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RGMII千兆以太网收发控制器设计SPEC
1.文档说明
1.1编写目的
用于学习千兆以太网的工作原理，以及完成千兆以太网UDP协议的封装。
1.2适用范围
v3学院
1.3参考文档
名称版本
VD3514原理图V0.01
1.4版本说明
版本日期作者记录
v0.12016-10-1初次版本
1.5对应程序版本
文档版本
2.RGMII接口时序说明
2.1RX接口输入信号
信号名称方向位宽备注
RX_CLKI1同步时钟125Mhz
RX_DATAI4双沿数据
RX_DVI1数据有效信号，双沿
2.2接口时序图
2.2.1IPCOREIDDR2RX时序说明
图2.2.1-1DDIOINIP的结构RTL图
2.2.2IDDR原语RX测试
Rx_ctrl
Rx_dv
Iddr_dv
Rx_clkPHYRJ45
Rx_dat
Iddr_dat
ResetPhy_reset_n
count
sclk
OSC
图2.2.2-1对IDDR原语RX的测试框图
实验要求:
编写rx_ctrl结合chipscope软件抓取，将开发板通过网线与PC相连接，检查PC机网络是否
为千兆以太网并已经link成功，然后接收PC机发送的ARP包，截图如下：
Chipscope截图
细节
2.2.3千兆以太网跨时钟域切换
源时钟是PHY传输给FPGA的RX_CLK(125M)；
目标时钟FPGA经过PLL分倍频的125M时钟;
频率相同，相位不同，建议用RAM或FIFO进行多比特数据同步，没有同步使能的
数据垮时钟域处理，使用fifo更简单，不然RAM处理更合理。
频率不同，建议选择异步FIFO做时钟域切换。
时钟域切换波形图(放大后可以看清)
Rx_clk_w_clkDdr_clk_125M
Ddr_clk_raddr
Rx_clk_w_ad
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