锁相与频率合成技术.ppt

4方案设计ROM里面存储的是一个周期正弦信号的采样的采样值，以不同的速率经DAC便得到不同频率的输出信号，因此输出中含有丰富的非谐波杂散，杂散的位置可视同用fo频率对频率为fclk的信号进行ADC采样保持而得到。尤其是当Mfo(M为整数)靠近fclk时最为严重。又由于功能类似的分频器。因此输出信号的单边带相噪优于时钟信号。其最大优点是频率步进很细。→可至微Hz4方案设计一般有fo≤(30~40)%fclk2.应用因DDS的输出频率较低，故很多应用都要做上变频。（1）DDS作参考分频器。PDVCO÷N1DDSfclkvRifovRvo4方案设计（2）DDS作环路中分频器PDVCO÷RfclkvRiDDSfovRvo上面两种方式等价，前面介绍的合成器（三环）用上面任一种单环即可完成。4方案设计以上图为例vR=5MHzfn=2KHz输出其它指标均优于多环方式，仅单环倍增4方案设计（3）混频上变频DDSvRf1foVo=f1+fo此种方法为窄带，快跳频应用场合有较多的应用。4方案设计如何抑制DDS器件的杂散，是当前DDS器件应用中的一个关键技术难点。一些新方案：DDS+PLLDDS+倍频器1.PLL典型部件可得其中（阻尼系数）1.PLL典型部件临界阻尼-12-600欠阻尼过阻尼一般取1.PLL典型部件思考题：式中C2≠0对环路有什么影响。1.PLL典型部件五、环路参数（带宽）的选取1.对输入信号的跟踪。2.输出信号相噪愈低愈好。若输入信号相噪好，则带宽越宽越好。若输入信号相噪差，则带宽越窄越好。3.环路中除VCO外其它部分的噪声都是低通型（H(p)）的，因此应将分频器的噪声列入输入相噪计算。1.PLL典型部件4.要PLL频率变化快（N变化）则ωn越大越好，且通常ξ1(0.7)5.环路带宽受鉴相频率的影响，一般有(最大不宜超过10%)6.PLL有一个固有的杂散、鉴相纹波减小鉴相纹波的措施1.PLL典型部件减小鉴相纹波的措施（1）K↓（2）增加边带滤波C2，甚至R2、C37.一阶环锁定范围小，二阶环最稳定，性能也好，三阶以上不易稳定，但边带滤波效果好些，故实际中大多采用近似二阶环（三阶以上转折点较远）。1.PLL典型部件六、环路参数的计算环路参数的计算公式与采用的滤波器形式相关、最佳方式是采用以下方案。脉冲鉴相器（双D鉴相器）+电流泵+Z网络充电泵放电泵vrvoR1C1C2C2R2Vc1.PLL典型部件此种联接时Iφv0vr1.PLL典型部件1.PLL典型部件计算步骤1.根据要求设定2.测量3.根据上页关系1.PLL典型部件2.频率合成由较少的基准频率源（通常为晶振）合成输出较多的频率点的信号。一般分为两类：1.直接合成2.间接合成3.DDS2.频率合成1.直接合成：由基准源通过分频、倍频、混频而得到。特点：近端相噪指标好，频率转换时间短。但远端相噪不好（杂散较多），且需大量的滤波器，电路复杂，体积较大，成本高。现在一般情况已较少采用。不做介绍。2.频率合成2.间接合成：利用PLL及其组合而得到。特点：近端相噪较难控制，频率转换时间长，电路相对简单，成本低。现已广泛应用。2.频率合成3.DDS:利用DAC转换器得到所需信号。特点：输出频率范围低，杂散较多，频率转换时间短，频率间隔细（步进小）现在DDS+PLL的方案正获得愈来愈多的应用。3频率合成器的主要技术指标例：某型号电台频合器要求1.输出频率范围92.1~120.4999MHz2.频率步进100Hz3.频率转换时间4ms锁相环路的应用锁定时一、锁相倍频二、锁相分频锁定时②DDS合成器结构框图①直接数字频率合成器原理框图1.框图2.DDS和混频器组合的合成器③DDS和锁相环混合合成器框图3频率合成器的主要技术指标4.频谱纯度1）单边带相噪L(1KHz)(dB)-70dBc/HzL(100KHz)(dB)-130dBc/Hz2）杂散3频率合成器的主要技术指标5.功耗≤1.3W6.体积240×75×20mm37.温度范围-40~+55℃8.输出电平1）幅值≥0dBm(RL=50Ω)2）平坦度±1dB9.成本4方案设计一、多环式见