SOC课件--第三章-VLSI集成电路.pptVIP

SoC技术原理与应用;第三章VLSI集成电路;3.1、引言;(1)特征尺寸越来越小

;(2)芯片面积越来越大

;(3)单片上的晶体管数越来越多

;(4)时钟速度越来越快

;〔5〕电源电压越来越低;〔6〕布线层数越来越多;〔7〕???I/O引脚越来越多

从几十个引脚到最多1200个引脚，目前大局部IC的封装在100~300个引脚。;集成电路工艺技术的高速开展，超深亚微米成为目前的主流工艺技术，使更多的IC采用超深亚微米工艺，到2004年接近90%的IC使用0.25um以下工艺，平均门数超过2百万，使得超深亚微米VLSI集成电路的设计面临一些新的问题和挑战，迫切需要在理论及技术上进行创新，探索新的超深亚微米VLSI集成电路设计/验证方法、流程及EDA技术。

DSM时代特征尺寸减小，时钟频率提高使互连线〔Interconnect〕延时大于门延时，各种噪声的影响明显加剧，从而使传统IC设计方法面临各种问题。不同的学术及技术领域对这些问题有着不同的认识和表达方式，对于前端设计部门最为直接的问题是设计时序收敛难度加大。;;;造成这一问题的根源主要是由于Wireload模型不准确。传统的综合基于统计Wireload模型，Wireload模型是对装入互连电阻和电容的统计估算。这种统计估计是基于对采用给定库进行屡次设计的平均，同样寄生参数的估计也被用于所有类似扇出网，因而缺乏实现细节需要的精确互连延迟，不能精确表达互连延迟，后端综合修复工具不能提供足够的优化技术来纠正许多时序问题。在DSM工艺下互连线延时十分严重，并引入多种噪声，设计人员不得不在逻辑、时序和物理工具之间不断反复，以到达需要的电路性能，设计工具对于互连延迟不同的表达方式更恶化了这一问题。;在传统IC设计环境中，设计人员通常采用以下技术手段来解决时序收敛问题：

〔1〕使用保守的库和流程。

〔2〕Floorplan和创立定制的Wireload模型。

〔3〕在布局/布线工具中，使用有限的优化技术进行修复。

但这些手段不能从根本上解决VDSMIC设计所面临的问题，为此近年来学术以及EDA技术界对VDSM工艺下各种噪声的特性以及有效的设计工具等问题进行了深入的分析和研究，并提出了一些解决方案及针对VDSNIC设计的EDA工具。;电路延时有门延时和互连线延时两类，它们均与金属线的长度和宽度、多晶硅的宽度和长度、氧化层的厚度等参数有关。以前互连线延时没有受到重视，但统计结果说明，在VDSM工艺下的互连线延时占到总延时的80~90%。

有关互连线延时和噪声的情况较为复杂，对于它们的来源、特性及模型描述是现代VDSMIC领域中研究的一个热点。;在VDSMIC设计中另一个重要的问题是低功耗设计。自上世纪70年代起，就开始了对CMOS电路功耗的理论分析，并逐渐受到重视。近年来，由于芯片集成度和工作时钟频率的迅速提高，低功耗设计已成为VDSMIC设计中与性能和面积同等重要的一个因素。特别是对于电池供电的便携式产品，如移动终端、PDA及笔记本电脑等，其芯片及系统的设计都是围绕低功耗要求来进行的。

CMOS数字集成电路的功耗由三局部组成：

〔1〕动态功耗：为CMOS门电路0/1状态转换所需要的能量，实质上是PMOS及NMOS晶体管等效电容C的充放电，;〔2〕内部短路功耗：CMOS电路如果以下条件成立VtnVinVdd-|Vtn|〔其中Vtn是NMOS的门限电压，Vtp是PMOS的门限电压〕时，在Vdd到地之间的NMOS和PMOS会同时翻开，这就产生了短路电流。在门的输入端上升或者下降的时间比其输出端的上升或者下降时间快的时候，短路电流现象会更为明显。为了减少平均的短路电流，尽量保持输入和输出在同一个沿上。一般来说，内部短路电流功耗不会超过动态功耗的10%，同时，如果在一个节点上，VddVin+|Vtn|的时候，短路电流会被消除。

〔3〕静态漏电功耗：静态漏电是指二极管在反向加电时，晶体管内部出现的漏电现象，在MOS中主要指的是从衬底的注入效应和亚门限效应，它们与工艺无关。漏电所造成的功耗很小，不是功耗优化的重点。;因此，在电路组态结构方面尽可能少采用传统的CMOS电路结构，因为互补电路结构每个门输入端具有一对PMOS和NMOS管，形成较大的容性负载，CMOS电路工作时对负载电容开关充放电功耗占整个功耗的百分之七十以上。为此，深亚微米的电路结构组态多项选择择低负载电容的电路结构组态，如开关逻辑、Domino逻辑以及NP逻辑，使速度和功耗得到较好的优化。

在IC设计中，功耗优化设计主要是根据以上理论原理，在以下几个方