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DSP定时器/计数器原理及设计举例

1、定时器结构

定时器的组成框图如图1所示。它有3个16位存储器映像寄存器：TIM、PRD和TCR。这3个寄存器在数据存储器中的地址及其说明如表1所示。定时器控制寄存器（TCR）位结构如图2所示，各控制位和状态位的功能如表2所示。

图1 定时器组成框图

（说明：图中包括，一个16位的主计数器(TIM)和一个4位预定标计数器(PSC)。TIM从周期寄存器PRD加载，PSC从周期寄存器TDDR加载。）

典型操作顺序：

在每个CLKOUT脉冲后PSC减1，直到它变为0。

在下一个CLKOUT周期，TDDR加载新的除计数值到PSC，并使TIM减1。

以同样方式，PSC和TIM连续进行减操作，直到TIM减为0。

TINT速率下一个CLKOUT周期，将定时器中断信号(TINT)送到CPU，同时又用另一脉冲送到TOUT引脚，把新定时器计数值从PRD加载到TIM，并使PSC再次减

TINT速率

因此，定时器中断的速率为

定时器编程

TIM：定时器中的当前值。

= CLKOUT 频率

（TDDR ?1）?（PRD ?1）

PRD：正常情况，当TIM减到0后，PRD中的时间常数自动地加载到 TIM。系统复位( =1)或定时器复位(TRB=1)时，PRD中的时间常数重新加载到TIM。

控制寄存器(TCR)包含的控制位有下列功能：

①控制定时器模式；

②指定定时器预先定标计数器的当前计数值；

③重新加载定时器；

④启动、停止定时器；

⑤定义定时器的分频系数。

表1 定时器的三个寄存器

Timer0

地址

Timer1

地址

寄存器

说明

0024H

0030H

TIM 定时器寄存器，每计数一次自动减1

0025H

0031H

PRD 定时器周期寄存器，当TIM减为0

后，CPU自动将PRD的值装入TIM

0026H

0032H

TCR 定时器控制寄存器，包含定时器的

控制和状态位

15～12

11

10

9～6 5 4 3～0

保留

soft

free

PSC TRB TSS TDDR

图2 TCR位结构图

表2 定时器控制寄存器（TCR）的功能

（说明：TDDR(TimerDivide-DownRatio)：复位时，TDDR各位清零；PSC(TimerPrescalerCounter)：PSC可被TCR读取，但不能直接写入）

定时器初始化步骤：

将TCR中的TSS位(停止状态位)置1，关闭定时器。STM #0010H，TCR

加载PRD。

STM #0100H，PRD；

重新加载TCR(使TDDR初始化；令TSS位为0，以接通CLKOUT；重新加载位TRB位置1，以

使TIM减到0后重新加载PRD)，启动定时器。

STM #0C20H，TCR；Soft=1，Free=1，定时器遇到断点后继续进行TINT周期=CLKOUT×(TDDR+1)×(PRD+1)

2、时钟发生器

时钟发生器：内部振荡器和锁相环电路PLL。由内部振荡电路或外部时钟源驱动。

2.1

2.1 硬件配置PLL

用于C541、C542、C543、C545和C546芯片。

所谓硬件配置PLL，就是通过C54x的3个引脚CLKMD1、CLKMD2和CLKMD3的状态，选定时钟方式，如表8-3所示。由表8-3可见，不用PLL时，CPU的时钟频率等于晶体振荡器频率或外部时钟频率的一半；若用PLL，CPU的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N（PLLN），使用PLL可以使用比CPU时钟低的外部时钟信号，以减少高速开关时钟所造成的高频噪声。

表3 时钟方式的配置

2.2软件可编程PLL

软件可编程PLL具有高度的灵活性，其时钟定标器提供各种时钟乘法器系数，并能直接接通和关断PLL。PLL的锁定定时器可以用于延迟转换PLL的时钟方式，直到锁定为止。通过软件编程，可以选用以下两种时钟方式（如表8-4~8-6、图8-3所示）。

PLL方式，其比例系数共31种。靠锁相环电路完成。

分频（DIV）方式，其比例系数为1/2和1/4，在此方式下，片内PLL电路不工作以降低功耗。

表4 复位时的时钟方式（C5402）

1

2

3 器

0

0

0

E007H

乘15，内部振荡器工作，PLL工作

0

0

1

9007H

乘10，内部振荡器工作，PLL工作

0

1

0

4007H

乘5，内部振荡器工作，PLL工作

1

0

0

1007H

乘2，内部振荡器工作，PLL工作

1

1

0

F007H

乘1，内部振