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数字时钟设计实验报告

一、设计要求：

设计一个24小时制的数字时钟。

要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。

发挥：增加闹钟功能。

二、设计方案：

由秒时钟信号发生器、计时电路和校时电路构成电路。

秒时钟信号发生器可由振荡器和分频器构成。

计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。

校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。

三、电路框图：

译码器译码器译码器

时计数器分计数器秒计数器

校时电路

秒信号发生器

图一数字时钟电路框图

四、电路原理图：

（一）秒脉冲信号发生器

秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。

振荡器:通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz

脉冲。

分频器:分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能

扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。其电路图如下：

图二秒脉冲信号发生器

（二）秒、分、时计时器电路设计

秒、分计数器为60进制计数器，小时计数器为24进制计数器。

60进制——秒计数器

秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用

十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制

计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、

十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下：

图三60进制--秒计数电路

60进制——分计数电路

分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自

秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十

位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5

时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。其电路图如下：

图四60进制--分计数电路

24进制——时计数电路

来自分计数电路的进位脉冲使时的个位加，个位计数器由0增加到9是产生进位，连在十位计数器脉冲输入端CP，当十位计到2且个位计到3是经

过74LS11与门产生一个清零信号，将所有CD40110清零。其电路图如下：

图五24进制--时计数电路

译码显示电路

译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用以驱动LED七段数码管的译码器常用的有74LS148。74LS148是

BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段数码管的输入

端，便可以进行不同数字的显示。在译码管输出与数码管之间串联电阻R作为限流电阻。其电路图如下：

图六译码显示电路

校时电路

校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。一般电子表都具有时、分、秒等校时功能。为了

使电路简单，在此设计中只进行分和小时的校时。“快校时”是通过开关控制，使计数器对1Hz校时脉冲计数。图中S1为校正用的控制开关，校时脉冲

采用分频器输出的1Hz脉冲，当S1为“0”时可以进行“快校时”。其电路图如下：

图七校队电路

五、实验方法：

1、秒脉冲产生部分

采用5